JPS62181453A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 置ｄに関するものである。

一般に、トランジスタ等が形成された半導体基体は通常
セラミックパッケージ（セラミックパッケージをガラス
で封止する方法をも含む）、金属キャンプを用いたセラ
ミックパッケージ，若しくはプラスチックパッケージ等
の封止体により封止される。これらのパッケージのうち
とくにセラミックパッケージにおけるセラミック材料に
は数ｐｐｍ程度のウラニウムやトリウム等が含まれてい
る。

一方、プラスチックパッケージ材料にはフィラーと呼ば
れるアルミナ等微粒分が使用されており、このフィラー
内にも上記不純物が含有されている。

これらの不純物は、例えば１　ｆｉ　ｔｈ　ｐｒｏｃｅ
ｅｄｉｎｇｓｏｆ　ｒｅｌｉａｂｉｌｉｔｙ　ｐｈｙｓ
ｉｃｓ　（　１　９　７　８　）　、　ｐ３３に述べら
れているように、α線を放出し、半導体ベレット内に構
成したダイナミックメモリー回路の誤動作（ソフトエラ
ーと呼ぶ）の要因となることが知られている。

ところで、このα線によるソフトエラーは以下に述べる
種々のメモリー回路においても生じることがわかった。

まず、第１図で示されたようなスタティック型のＭＯＳ
メモリーセル回路の場合である。このセル回路は、第２
図の平面図で示すように半導体基体１内に形成された拡
散領域（点線）およびその半導体基体１表面上に形成さ
れた配線層により構成される。なお、第２図は、半導体
基体１内に形成された拡散領域（点線）と、その表面上
に形成された多結晶シリコン層から成る電源線ＶＬおよ
びワード線ＷＬの配線層のみを示している。図面を複雑
圧するため省略された第１図におけるビット線す、ｂお
よび接地、１ｉＩＧは、アルミニウム層から成り、上記
電源線ＶＬおよびワード線ＷＬを横切るように絶縁層を
介して半導体基体１表面上に形成される。

そこで、第１図に示すような１つのセル回路を構成する
第２図の半導体記憶装置において、ＭＯＳトランジスタ
Ｑ、がオフし、一方ＭＯ１ランジスタＱ、がオンし、”
ｌ”の情報を保持しているとする。このような状態にお
いてパッケージから放出したα線がトランジスタＱ、の
ドレイン拡散領域り、（第１図の接続点Ａ）にあたった
場合、このドレイン拡散領域り、直下の半導体基体内に
ホールとエレクトロンとのペアが発生する。一方、この
半導体記憶装置において、電源線ＶＬには正の電源電圧
ＶＤＤが与えられ、しかもＭＣ８）ランジスタＱ１がオ
フのため、ドレイン拡散領域りには、はぼ電源電圧■Ｄ
Ｄの電位レベルが与えられる。

したがって、負のエレクトロンがこのドレイン拡散領域
り、内に誘起される。このため、このドレイン拡散領域
Ｄ１に接続されたＭＣ８）ランジスタＱＱのゲート（第
１図の接続点Ａ）の電位が低下し、ＭＣ８）ランジスタ
Ｑ１のゲート（第１図の接続点Ｂ）の電位より低くなっ
てしまう。

この結果、ＭＯＳトランジスタＱ１がオンし、ＭＯＳト
ランジスタＱ、がオフし、ｌ＋ｘｌｌの情報からＯｎの
情報に反転してしまう。

同様に、この半導体記憶装置において、０″の情報を保
持していた場合にもα線があたることによって”１″の
情報に反転してしまう。すなわち、ＭＣ３）ランジスタ
Ｑｔがオンで、一方ＭＯＳトランジスタＱ２がオフの状
態で、パッケージから放出したα線がトランジスタＱ、
のドレイン拡散領域Ｄｚ（第１図の接続点Ｂ）にあった
とき、前記と同様な理由により、今度はドレイン拡散領
域り、に接続されたＭＣ８）ランジスタＱ１　のゲート
（第１図の接続点Ｂ）の電位が低下し、ＭＯＳトランジ
スタＱ２のゲート（第１図の接続点Ａ）の電位より低く
なってしまう。

この結果、ＭＣ８）ランジスタＱ、がオフし、ＭＯＳト
ランジスタＱ２がオンし、Ｏ″の情報から１１″の情報
に反転してしまう。

次に、ダイナミック型の１６にビットＮＭＯＳメモリー
回路の場合である。

第３図はその回路の一部を示す。図において、ダミーセ
ルＤＭＣ，は、メモリーセルＭＣ，。

ＭＣ，の電圧レベルをセンスアンプＡＭＰ、で比較する
ために用いられ、一方ダミーセルＤＭＣ。

はメモリーセルＭＣ，の電圧レベルをセンスアンプＡＭ
Ｐ、で比較するために用いられる。同様に、ダミーセル
ＤＭＣ，はメモリーセルＭＣ，、ＭＣ。

の電圧レベルをセンスアンプＡＭＰ、で比較するために
用いられ、一方ダミーセルＤＭＣ４はＭＣ。

の電圧レベルをセンスアンプＡＭＰ、で比較するために
用いられる。なお、ＡＤ、、ＡＤ、はアドレス回路を示
す。

このようなメモリー回路を構成する半導体記憶装置にお
いて、メモリーセルあるいはダミーセル部分にパッケー
ジから放出したα線があたって誤動作が生じることはも
ちろんのこと、第３図に示すセンスアンプＡＭＰ、、Ａ
ＭＰ！のとこにおいても発生する。特にこのセンスアン
プＡＭＰ、。

ＡＭＰ、のところで生じるソフトエラーは、メモリーセ
ルおよびダミーセル部分で生じるソフトエラー忙くらべ
て極めて高いことが観測された。この理由としては、１
つのセンスアンプの面積ハ１つのセルに比べてかなり大
きく、しかもデータ線ＤＬ、、ＤＬ！が拡散層で、α線
の当る確率が高いためと考えられる。

次に、このメモリー回路のセンスアンプのところにパッ
ケージから放出されたα線があたった場合に生じるソフ
トエラーを第４図の電圧変動特性図を用いて説明する。

第３図におけるメモリーセルＭＣ８内の情報”０”を読
み出すとする。

ｆｆ、クロックパルスφ１の信号によってＭＯＳトラン
ジスタＱ、、Ｑ、をオンさせる。これによってデータ線
ＤＬ、、ＤＬ２は、ＶＤＤレベルすなわち１１″レベル
にプリチャージされる。第４図におけるｔ、がプリチャ
ージ開始時である。プリチャージ完了後、情報の読み出
しを行う。読み出し開始時（ｔ、）には、ダミーセルの
ワード線ＷＤ、とメモリーセルのワード線Ｗ２が選択さ
れ、ダミーセルＤＭＣ，のＭＯＳトランジスタＱ７およ
びメモリーセルＭＣ，のＭＯＳトランジスタＱ。

がオンする。この時、データｉＤＬ＋　　、ＤＬ、　の
電圧レベルは第４″図に示されるように下降する。

ダミーセルＤＭＣ，のキャパシタＣ３の容量値はセルＭ
Ｃ，のキャパシタＣ２の容量値よりおよそ１／２の値を
示している。したがって、ｔ２直後では、データｌ！Ｉ
Ｄ　Ｌ、の電圧レベルは実線で示されたように下降する
。一方、データ線ＤＬ、の電圧レベルは一点鎖線で示さ
れたように下降する。

データ！ＤＬ、およびＤＬ、の電圧レベル差を増幅する
ためＫＭＯ８）ランジスタＱ、がクロックパルスφ、の
信号によりてオンとなる時、すなわち増幅開始時ｔ３を
経過するまでにパッケージから放出したα線がデータ線
ＤＬ、にあたらなければ、増幅開示時ｔ３後のデータ線
Ｄ　Ｌ　＋およびＤ　Ｌ　ｔの電圧レベルは第４図の点
線ＤＬ、、ＤＬ、’に示すような状態になる。そして、
時間ｔ４のところで増幅が完了する。

ところが、第４図に示すｔｘの時点でα線がデータ線Ｄ
Ｌ、にあたると、前述したスタティック型のＭＯＳメモ
リーセル回路を構成する半導体記憶装置の場合と同様な
理由により、データ線ＤＬ。

の電圧レベルが低下する。そして、ｔ、の時点ではデー
タｉＤＬ、およびＤＬ、の電圧レベルが逆転する。

このため、増幅開始（ｔ、）後のデータ線ＤＬ。

およびＤＬ！の電圧レベルは、第４図におけるＤ　Ｌ　
＋　およびＤＬ、のようになる。そして、増幅完了時ｔ
、には、データ線ＤＬ、およびＤＬｔの電圧レベルが完
全に反転してしまう。

したがって、本来ならば、データ線ＤＬ、の電位はほぼ
ＶＤＤレベルで、ＭＯＳトランジスタＱ＋。

をオンとし、データ線ＤＬ、の電位は接地レベルでＭＯ
Ｓ）ランジスタＱ、□をオフとするものであるが、α線
の影響によってデータ線ＤＬ、の電位は接地レベル、デ
ータ線ＤＬ、の電位はＶＤＤレベルとなるためＭＯＳ）
ランジスタＱ、。がオフとなり、ＭＯＳトランジスタＱ
、がオンとなる。

この結果、メモリーセルＭＣ，内の情報があたかも１″
であったように読み出されてしまう。

このような問題は、メモリーセルＭＣ，内の情報″１″
を読み出す場合においても生じた。この場合においては
α線がデータ線ＤＬｔＫあったとき情報反転が生じた。

上述したセンスアンプは、第５図に示されるように半導
体基体１内および基体上に構成される。

図において、多結晶シリコンから成るゲート電極Ｇ１７
．ソース拡散領域８１１およびドレイ／拡散領域Ｄ１１
によってＭＯＳトランジスタＱ＋＋を構成している。そ
して、多結晶シリコンから成るゲート電極Ｇ１２．ソー
ス拡散領域Ｓ１１およびドレイン拡散領域り、！によっ
てＭＯＳトランジスタＱ＋２を構成している。ゲート電
極Ｇ、ｌは接続点Ｊ１のところでドレイン拡散領域Ｄ１
１に接続されている。一方、ゲート電極Ｇ１．は接続点
Ｊ２のところでドレイン拡散領域Ｄ１１に接続されてい
る。そして、ＭＯＳトランジスタＱ、のドレイン拡散領
域（図示ず）に接続されている。２層目のアルミニウム
配線層２は、接続点Ｊ、およびＪ４のところでソース拡
散領域Ｓ、およびＳ、２に接続されている。なお、ドレ
イン拡散領域り、１およびＤｌ、はそれぞれデータ線Ｄ
Ｌ、およびＤＬ、として用いるために横方向に延びてい
る。

さらに、バイポーラメモリーセル回路の場合である。

バイポーラメモリーセル回路は、第６図に示すように、
抵抗Ｒ１＊　Ｌ　、ダイオードＤ、、Ｄ、、マルチエミ
ッタトランジスタＱ＋ｔ　＋　Ｑ＋ｓとから成る。ダイ
オードＤＩ　　、Ｂ２．抵抗Ｒ＋　　、Ｒｔの共通接続
線はワード線Ｗ”　Ｋ接続され、トランジスタＱ＋ｔ　
＋　Ｑ＋ｓのそれぞれの一方のエミッタはそれぞれビッ
ト線Ｂ。、Ｂ１　に接続され、他方のエミッタは情報保
持用定電流源Ｉ８Ｔに接続されている。

上記のバイポーラメモリーセル回路は公知であり、情報
の保持は双安定回路、つまり、スリップ７０ング回路の
安定状態により行なわれる。すなわち、トランジスタＱ
＋２１ＱＩｓのペース間電位差が生ずれば、コレクター
ベース交差結合による正帰還がかかり、トランジスタＱ
、□＋Ｑ１３のうち、ベース電位が高い方のトランジス
タがオンし、他方のトランジスタはオフして一つの安定
状態となる。

この情報保持能力は、直流的には、安定状態でのトラン
ジスタＱ＋ｔ　＋　Ｑ＋ｓのベース間電位差できまる。

また交流的にはフリップフロップ回路の反転のし易さと
いう点からはトランジスタの電流増幅率、高周波利得帯
域幅、ペース抵抗、寄生容量等の高周波特性やトランジ
スタのコレクタに負荷として接続されている抵抗（Ｒ，
、Ｒ，）やダイオード（Ｄ、、Ｄ、）の高周波特性によ
りきまる。

情報保持能力を高めるためにはこれらによる高周波特性
を悪くすればよい。しかし、バイポーラメモリーが高速
化されるためには、これらの特性を良くする必要があり
、超高速バイポーラメモリーにおいては、高速化に伴な
い必然的に情報保持能力が低下する。

このようなボイポーラメモリーにおいて、情報反転は以
下の様に説明される。

バイポーラメモリー回路を構成する半導体基体において
、その基体を封止するパンケージから放出したα線が基
体内に入射するとその入射路程中にα線ノエネルギー損
失によりホールとエレクトロンとのベアを生成する。こ
のホール・エレクトロンペアは、トランジスタのコレク
タ・ヘース領域間空乏渣およびコレクタ領域・基体間空
乏層を通して収集され、ノイズ電流を発生する。第６図
において、トランジスタＱＩ２がオンし、トランジスタ
明、がオフとなっているとき、正常動作では第７図実線
で示す様に、トランジスタＱＣｓのコレクタ電位ＶＣＩ
はトランジスタＱＩ！のコレクタ電位Ｖｃｏよりも高い
電位関係にある。ところが、α線が基体内に入射するこ
とにより生成されたホール・エレクトロンベアのウチコ
レクタ・ベース領域１１５空乏層により収集されたもの
は、ノイズ電流■。を発生する。このノイズ電流Ｉｎは
トランジスタＱ＋ａのコレクタ・ペース領域間寄生容量
ＣＴＣ２を通して流れ、トランジスタＱａｓのコレクタ
電位ＶＣｔをひきさげる。このため、第７図の点線およ
び一点鎖線で示すようにフリップフロップメモリセルは
反転動作し始め、一方の安定状態へ移行する。そして、
完全に情報反転が起きる。

このように、電荷を用いて情報を保持するようなメモリ
ー回路はα線によって誤動作してしまう。

したがって、本発明は前述したα線によるメモリー回路
の誤動作発生を解消することを目的とするものである。

本発明の半導体記憶装置はパッケージ材に含有する不純
物から飛来するα粒子をポリイミド系樹脂もしくはポリ
イミド・イソインドロ・キナゾリンジオン樹脂（以下Ｐ
ＩＩ樹脂と記す）により減衰、吸収させるものである。

したがって、減衰材。

吸収材となる樹脂被覆膜は、α粒子を透過させない程度
に厚い膜であることが要求される。素子特性の変動をき
たさない程度とするためには、この厚さは少なくとも１
０μｍ以上であることが好ましく３０μｍ以上であれば
さらに好ましい。α線の透過を防止する能力は、前記樹
脂被覆膜に限らず、絶縁膜が一般に有する能力である。

しかしながら、従来から半導体装置に用いられている二
酸化シリコン、リンガラス、窒化シリコン、酸化アルミ
ニウム等の絶縁膜を、半導体基板上に１０μｍ以上堆積
させることは極めて困難である。すなわち、気相成長法
によるこれらの絶縁膜では膜の応力が極めて大きく、数
μｍ以上堆積させると、クランクを生じる。またスパッ
タリング法では、クラックの発生率を比較的小さいまま
堆積させることが可能であるが、堆積速度が数百、し′
分と極めて小さく、１０μｍ以上堆積させることは現実
的に不可能である。これに対して、ポリイミド樹脂やＰ
ＩＩ樹脂では、膜の応力が約４　Ｋｐｆ　／　ｍｄと極
めて小さく、また破断歪も約３０％と前記無機絶縁膜に
比して約１桁太きいため、数十μｍの厚膜をクラックを
全く発生させずに形成することができる。一方、高分子
樹脂の中には、上記のポリイミド樹脂やＰＩＩ樹脂膜と
同様の膜形成特性を具備するものがある。一般にセラミ
ックパッケージの封止工程は４５００前後の高温中で行
われるため、この温度に耐え得る耐熱性が要求される。

この特性を満足するものは上記樹脂があげられる。

以下余白 すなわち第８図にその例を示すように、各種高分子樹脂
について熱重量減少分析を行うと、シリコーン樹脂１３
、エポキシ樹脂１４等では２００〜２５０Ｃから重電減
少が始まるが、ポリイミド樹脂１２では５００Ｃから減
少が開始する。ＰＩＩ樹脂１１ではさらに耐熱性が優れ
、６００Ｃにおけろ重量残存率も約７０％で最も優れて
いる。このようにポリイミド樹脂若しくはＰＩＩ樹脂は
。

前述の高温工程に対する耐熱性を有している。

また、ＰＩＩ樹脂あるいはポリイミド樹脂においては、
α線の発生源となるウラニウム、トリウム等の不純物含
有量か０．１〜数ｐｐｂ程度と極めて少ない（これらの
不純物分析は放射化分析法によった）。したかって、Ｐ
ＩＩ樹脂もしくはポリイミド樹脂はセラミックパッケー
ジ材料から放射されるα線を阻止すると同時に、該樹脂
自身非常に高純度のものかえられやすく従って又発生さ
せるα線も極めて微量になる。一方、一般に有機高分子
材料は無機材料に比べて前記不純物含有量は少ないと言
える。しかし、有機高分子材料の一例　。

として、ポリエチレン樹脂の場合ではウラニウム含有量
は４０〜５０ｐｐｂと比較的多く、有機高分子材料が必
ずしも適しているとは限らない。ＰＩＩ樹脂、ポリイミ
ド樹脂は、いずれもウラニウム。

トリウム等の不純物含有量の点からもすぐれた材料と言
える。しかし、前述のように、耐熱性の点からは、ＰＩ
Ｉ樹脂の方がさらに好ましい。

また、こ〜でポリイミド樹脂とは芳香族ジアミンと芳香
族テトラカルボン酸二無水物とを反応して得られる重合
物を言い、Ｐ　Ｉ　ｉ　ｍｌ脂とは芳香族ジアミンと芳
香族テトラカルボン酸と芳香族ジアミノカルボンアミド
とを反応して得られる重合物を言い、いずれも周知のも
Ｉ７）であり、Ｐ　Ｉ　Ｉ　樹脂については例えば特公
昭４８−２９５６号特許公報にその製造方法を含めて詳
しく記載さｒている。

α線の影響を受けるのは半導体基体内に形成されたメモ
リー回路の一部を構成する領域であるから、α線の侵入
を阻止するために設ける樹脂の被覆膜は少なくともその
領域上に存在しなければならない。

なお、上記半導体基板は絶縁層、を極、配線層等がある
場合は、これらをも含むものとする。本発明の半導体装
置は主としてモノリシック集積回路により構成されるも
のである。

セラミック封止は半導体技術分野で周知の技術であり、
従来用いられているセラミック封止は、すべて用いるこ
とができる。これらのセラミックパッケージとしては、
例えばコーファイアードデイップ、サーディツプと呼ば
れるものである。これらのセラミックは通常アルミナ質
セラミックを主成分としており、さらにサーディツプ型
に対するセラミック間の接着には鉛ガラスを主成分とす
るガラスが用いられる。

ポリイミド樹脂やＰＩＩ樹脂には若干（数Ｄｐｍ程度）
のＮａ等のアルカリ不純物を含有する場合がある。この
場合には、半導体基体上にポリイミド樹脂等の樹脂膜を
形成し高温の熱処理を加えると、半導体基体を形成して
いる半導体薄板の表面に設けた絶縁膜にピンホール等が
存在するため。

この部分から上記アルカリ不純物が侵入し、素子特注を
変動させることがある。これを防止するには、アルカリ
イオンの阻止能力の高いリンガラス膜もしくは窒化シリ
コン膜を半導体基体上に形成し、ポリイミド樹脂との間
にこれを介在させることが有効である。

上記本発明の半導体記憶装置は、（１１半導体基体上に
ポリイミド樹脂もしくはＰＩＩ樹脂を１０μｍ以上被僅
す６工程、（２）該樹脂で被覆された半導体基体をセラ
ミック材のような封止体により封止する工程、を含む製
造方法により容易に製造することができる。

以下、本発明の効果を実施例にしたかってさらに詳しく
説明する。

実施例１ 第９図に従って説明する。前述したようなメモリー回路
を構成するＰ型シリコン半導体基体２１上に膜厚が４〜
３７μｍのＰＩＩ樹脂膜２３を形成した。

ＰＩＩａ４Ｊｌｈはスピンオン法によりウェーハ上に塗
布し、２００ｔｌ時間の熱処理を加えて半硬化させ、ヒ
ドラジン水溶液によるホトエツチングでポンディングパ
ッド部２２を開口した。その後、３５０ｔｌ時間、４５
０Ｃ１０分の熱処理を加えて完全硬化させた。熱処理は
窒素若しくは不活性ガス中で行うのが好ましい。ＰＩＩ
樹脂としてはＰＩＱ（日立化成株式会社の登録商椋）を
用いた。

以下の各実施例においてもＰＩＱをＰＩＩ樹脂として用
いている。さらにこの基体を第１０図に示すようにセラ
ミックパッケージ（サーディツプ）に封止した。

なお、第９図において、２０はメモリー回路の一部を構
成するＮ型拡散領域、２１′は絶縁膜、例えばＳ　ｒ　
Ｏｔ膜２１’は配線導体層、２４は外部接続リードと接
続するボンディングワイヤである。また第１０図におい
て２５は外部接続リードを示し。

２６はセラミック２７を機密接着する溶融ガラスである
。

実施例２ ＰＩＩ樹脂は次のような他の方法によって半導体基体上
に形成される。

第１１図に示すように、Ｐ型シリコン半導体基体６１を
パッケージの所定の位置にダイボンディングし、さらに
外部接続を行うためのワイヤボンディングによりボンデ
ィングワイヤ６２を接着したのちに、ＰＩＩ樹脂６３を
ボッティングし。

２００ｔｌ：’１時間、３５０Ｃ１時間、４５ＯＣＩＯ
分の熱処理を行った。ＰＩＩ樹脂膜厚は約４０〜７０μ
ｍである。スクライプ領域６４上には絶縁膜６１′を延
在させておくことか望ましい。

実施例３ 前述のようにポリイミド樹脂には若干（数ｐｐｍ程度）
のＮａ等のアルカリ不純物を含有する場合がある。この
ときには、半導体基板上にポリイミド便脂膜を形成し高
温の熱処理を加えると、とくに第７図に示すように絶縁
膜７１′にピンホールが存在したり絶縁膜７１゛の開口
部と金属配線７１′のマスク合せずれによって生ずる部
分７６等が生じたりすると、これらの部分から不純物イ
オンが侵入し素子特性を変動させることがある。したが
って、アルカリイオンの阻止能力の高いリンガラス若し
くは窒化シリコン膜を半導体基体上に形成し、ポリイミ
ド樹脂との間に介在させることが有効である。すなわち
、第１２図に示す如く、シリコン半導体基体７１上に気
相成長法によりリンガラス７３を形成し、さらにその上
にポリイミド膜７４を形成する。リンガラスは３ｍｏＡ
％〜１２ｍｏ４％のリン濃度で、膜厚は０６３μｍ〜１
．５μｍ程度が好ましい。すなわち、リンガラス膜のア
ルカリイオンの阻止能力はリン濃度に依存し、３ｍｏＡ
？Ｊ上から効果が現われる。一方リン濃度が高くなると
吸湿性が大きくなるため、１２ｍｏＡ％以上になると、
ＡＡ配線腐食等の不良を生じはじめる。リンガラスの膜
厚は、半導体基板をほぼ完全に被膜するために、少なく
とも０．３μｍ以上は必要であり、またリンガラス自体
の引張応力によるクラックを生じない範囲として１．５
μｍ以下が望ましい。

ポリイミド樹脂膜７４は実施例１と同等の方法によって
形成した。このようなリンガラスがな（。

先述したよ５な絶縁膜７１゛のピンホールやマスク合せ
ずれ７６が存在する場合には、ポリイミド樹脂膜７４を
形成し、４００ｃ以上の高温熱処理を加えろと０．５〜
４０％程度の歩留低下が見られた。

しかし、本実施例では、ポリイミド樹脂膜形成による歩
留りの低下をきたすことな（２しかもα線照射による誤
動作不良が発生しないことが確めらねた。

リンガラス７３の代りに、窒化シリコン膜を用いた場合
にも同様の効果が確められる。窒化シリコン膜はスパッ
タリング法、プラズマＣＶＤ（Ｐｌａｓｍａ　　Ｅｎｈ
ａｎｃｅｄ　　Ｃｈｅｍｉｃａｌ　　ＶａｐｏｒＤｅｐ
ｏｓｉｔｉｏｎ）法の既知の方法で形成できるが、プラ
ズマＣＶＤ法によるのが望ましい。膜厚は０．２〜３μ
ｍの範囲が望ましい。窒化シリコンの膜厚は、やはり半
導体基体をはぼ完全に被覆させるために０．２μｍ以上
必要であり、上限は下記する窒化シリコン膜のプラズマ
エツチングが容易に可能な範囲として、３μｍ程度とす
るのが望ましい。この窒化シリコン膜は例えばＣＦ、に
よるプラズマエツチングにより開口することができる。

第１２図において、７５はボンディングワイヤを示す。

なお、本実施例において、ポリイミド樹脂の代りにＰＩ
Ｉ樹脂を用いること、またこれらの樹脂をボッティング
法により形成しても本効果と同様の効果が実現されるこ
とは明らかである。

実施例４ 本実施例では、第１３図に示す開孔部８２を有するポリ
イミド樹脂もしくはＰＩＩ樹脂フィルム８１をシリコン
半導体ウェーハ上に圧着した。開孔部８２は半導体基体
のポンディングパッド領域およびスクライプ領域に対応
している。このフィルムは５０〜５００μｍ厚である。

本実施例においてもα線照射によるソフトエラーは生じ
なかった。またセラミック封止における本発明の効果も
明らかである。なお、この半導体ウェーハはフィルム８
１を被覆したのちにペレット状にダイシングされる。

実施例５ シリコンクニーへの素子領域（α線照射によってソフト
エラーが生じるところの領域）以外の領域を印刷用メッ
シェスクリーンで後い、その上から、ＰＩＱのプレポリ
マー溶液（濃度１９．５％、粘度約１０，０００ｃｐ）
をローラーコートしたのち２００１：ｌ’で６０分ベー
クしさらに３５０ｔ：’で６０分ベークし、厚さ５０μ
ｍのＰ　Ｉ　Ｑｉを素子領域上にのみ形成した。本実施
例においてもα線照射によるソフトエラーの発生はなか
った。またセラミック封止後のソフトエラー発生率に対
する効果は明らかである。

実施例６ ペレット（半導体装９１）をパッケージの台座に装着し
たのち、該ペレットをポリイミド樹脂もしくはＰＩＩ樹
脂の未硬化もしくは半硬化状態のフィルムで覆い、しが
るのち３５０ｔ：’、３０分でベークした。未硬化のフ
ィルムは次のようにして得た。すなわちポリイミド若プ
レポリマー溶液（例えば東し社製のトレニース＃３００
０）もしくはＰＩＱのプレポリマーを平坦な基板（例え
ばガラス板）上に塗布したのち１００ｃでベータし溶媒
を実質的に揮発させて厚さ３０〜５０μｍの未硬化のフ
ィルムを形成した。ついで、鋭利なカッターでペレット
の寸法に見合った大きさに裁断して基板からはくすし、
これをメモリー回路を構成するペレットの上にかぶせた
。また同様に２００Ｃでベークした場合は、やはり厚さ
３０〜５０μｍの半硬化状態のフィルムが得られる。未
硬化および半硬化のフィルムをペレットの上にかぶせて
３５０ｔＺ”３０分のベークをすると、これらのフィル
ムはペレットとよ（接着し、保護膜としての機能を十分
に果す。また、このようにして製造された半導体記憶装
置はα線照射によるソフトエラーか全く生じなかった。

本方法の変形として、ポリイミド樹脂若しくはＰＩＩＩ
脂のフィルム片の代りに同一形状のＳｉ片は能動素子領
域上にポリイミド樹脂若しくはＰＩＩ樹脂のプレポリマ
ーで接着、熱硬化させることによっても本効果は失われ
ない。この際Ｓｉ片はその表面を熱酸化法で酸化させて
おくことが望ましい。さらにポリイミド若しくはＰＩＩ
樹脂のプレポリマーで接着させる前に、熱酸化膜表面に
例えばＡ２キレート化合物の熱処理物を形成しておくと
接着が良好になる。

本発明によれば、その具体的効果として以下の通り得ら
れた。

第１４図は電源電圧ＶＤＤとして５■使用の１６にビッ
トＮＭＯＳダイナミックＲＡＭ、（ＲａｎｄｏｍＡｃｃ
ｅｓｓ　Ｍｅｍｏｒｙ　）回路を構成する半導体基体に
おいて、この基体上にＰＩＩ樹脂膜を被覆した場合とし
ない場合のα線によるソフトエラー発生数を示すグラフ
である。

この図において、縦軸は１分間当りのソフトエラー回数
を示し、横軸は５ＭｅＶのエネルギーをもったα線源（
アメリシウム）の強度を示している。

α線源強度の単位はマイクロキュリー（μＣｉ）である
。

ＰＩＩ樹脂膜を全く被覆していない半導体基体Ｅは図の
ようにかなりのソフトエラー発生がみられる。一方、α
線源強度は１０２μＣｉのみの場合だけであるが、２０
μのＰＩＩ樹脂膜を被覆した半導体基体Ｆでは半導体基
体Ｅに比べてソフトエラーの回数か約１／１０’にへつ
１こ。さらに５０μのＰ　Ｉ　Ｉ位Ｉ脂膜を被覆した半
導体基体Ｇでは半導体基体Ｅに比べて約１／１０’以下
にへった。。

ところで、α殊の最大エネルギーは８．８ＭｅＶであり
、シリコン−￥−与体基体内でポール・エレクトロンベ
アを作るエネルギーは３．７ｅＶである。したかって１
個のα線で作られるエレクトロンの数は約２．４Ｘ１０
’個である。それゆえ、ＭＯＳ。

バイポーラま１こはダイナミック型、スタティック型に
問わず、これ以下の電荷によってメモリー回路の情報”
１”または”０”を形成する半導体記憶装置は必ず影響
を受けることになる。

したが−て、このような半導体記憶装置に本発明を適用
することは極めて有効である。

本発明はＣＣＤ　（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ　−
Ｄｅｖ　ｉｃｅ　）のようなメモリー回路を構成する半
導体記憶装置においても適用できる。ＣＣＤの場合は拡
散領域を設けず、半導体基体表面自身の一部がメモリー
回路の一部を構成する領域となりている。

なお１本発明に適用される制止体は、上記セラミック材
によるものに限定されるものではなく。

金属材料あるいはガラス等の絶縁材料からなるものも含
まれる。

さらに耐熱性樹脂としてラダーポリマ（ＬａｄｄｅｒＰ
ｏｌｙｍｅｒ　）　、例えはフェニールラダーシリコン
（Ｐｈｅｎｙｌ　Ｌａｄｄｅｒ　５ｉｌｉｃｏｎ）が用
いられろ。

【図面の簡単な説明】

第１図はスタティック型ＭＯＳメモリーセル回路図、第
２図は第１図のセル回路の一部を構成した半導体基体平
面図、第３図は１６にビットダイナミック型ＮＭＯＳメ
モリー回路の一部回路図。 第４図は第３図のメモリー回路における電圧レベル変化
特性図、第５図は第３図のセンスアンプ部分を構成した
半導体基体平面図、第６図はバイポーラメモリーセル回
路図、第７図は第６図のセル回路における電圧（ｉ！位
）レベル変化特性図、第８図は各種高分子樹脂の熱重量
減少曲線を示すグラフ、第９図は本発明の一実施例にお
ける高分子樹脂膜を形成した半導体基体の断面図、第１
０図は前記半導体基体をセラミック封止した半導体記憶
装置の断面図、第１１図は本発明の一実施例において樹
脂膜を半導体基体上にボッティング法により形成した半
導体基体の断面図、第１２図は本発明の一実施例におい
て半導体基体上にリンガラスモジ（は窒化シリコン膜お
よび樹脂膜を形成した半導体基体の断面図、第１３図は
本発明の一実施例において半導体基体上に樹脂フィルム
を圧着した状態の半導体基体平面図、第１４図は半導体
基体上にＰＩＩ４１ｆ脂膜を被覆した場合としない場合
のα線によるソフトエラー発生数を示すグラフである。 １．２１，６１．７１・・・メモリー回路を構成する半
導体基体、１１，２３．６３・・・ＰＩＩ樹脂。 １２．７４・・・ポリイミド樹脂膜、２０・・・拡散領
域、２７・・・セラミック、７３・・・リンガラス膜、
７６・・・マスク合せずれ部、８１・・・樹脂フィルム
、８２・・・開孔部。 第　　　１　　図 Ｖへ 第　　２　　図 第　　３　　図 ｔ／　　　２７　　、ｔｒＬＩＡｊ　　時ザ第　　５　
　図 第　　６　　図 ａｔ 第　　７　　図 第　　８　　図 遷虐（′Ｃ） 第　　９　　図 第１０図 第１１図 第１２ｖ！Ｊ

Claims (1)

【特許請求の範囲】
1. １、メモリ回路を構成する領域を半導体領域内に形成し
   、前記メモリ回路を構成する領域上にプラズマＣＶＤ法
   による窒化シリコン膜を形成し、さらに、前記窒化シリ
   コン膜上にポリイミド樹脂及びポリイミド・イソインド
   ロ・キナゾリンジオン樹脂からなる群から選択した一樹
   脂材料の被覆膜を形成したことを特徴とする半導体記憶
   装置。