JPS62183178A - トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は切換え速度を高くする為の浅い接合を特徴とす
ると共に、詰込み密度を高くすることが出来る様なバイ
ポーラ・トランジスタをＬＳＩ又はＶＬＳＩ［によって
製造することに関する。

従来の技術及び問題点 詰込み密度を高くすることが出来ると共に高速の切換え
が出来る様なバイポーラ・トランジスタをＶＬＳＩプロ
セスで形成することに対する要望が強い。こういう目標
を達成する為に提案された１つのプロセスがポリシリコ
ン・セルファライン又はＰＳＡと呼ばれている。然し、
ＰＳＡプロセスは複雑なエツチング工程及び二重ポリシ
リコン順序を用い、その為に全体的な流れは製造が難し
くなり、達成し得る歩留りが低くなる。高速回路を達成
する別の方法は、側壁ベース接点構造によるものである
。この１９合も、写真製版レベルが多数あると共に処理
の複雑さにより、その構造は製造が困難である。この他
の方法は、酸化物分離ではなく、トレンチ分離の様な追
加を加えて、基本的なバイポーラ・トランジスタの輪郭
を利用する。

然し、こういう装置は最高速度を達成することが出来な
かった。

１１１ｅｌｌ−１１７）ｌｌｔＦｆＦ皿従って、本発明
の目的は、切換え速度が改善され、詰込み密度を高くす
ることが出来る様な、■ＬＳＩプロセスで形成されるバ
イポーラ・トランジスタ・セルを提供することである。

本発明では、ＬＳＩ又はＶＬＳ　Ｉプロセスでバイポー
ラ・トランジスタを作る方法を提供する。

この方法は、第１の導電型を持つ埋込み領域（ＤＵＦ）
コレクタを形成し、該ＤＬＪＦコレクタの上に第１の導
電型を持つエピタキシャル層を成長させ、トランジスタ
領域の周りに分離手段を形成することを含む。トランジ
スタ領域がトレンチを含んでおり、このトレンチはトラ
ンジスタ領域を少なくとも部分的に囲むと共にＤＵＦコ
レクタに入り込ｌυでいる。エピタキシャル層には夫々
第１及び第２の１！電型を持つエミッタ及びベース領域
が形成される。第１の導電型を持つコレクタ接点領域が
エピタキシャル層内に形成され、埋込みＤＵＦコレクタ
まで伸びる。

トレンチがトランジスタ領域を囲んでいることが好まし
い。トレンチの側壁を酸化物でコートし、その後ポリシ
リコンで埋める。薄い酸化物コーティングとポリシリコ
ンだけを使うことにより、酸化物とシリコンの膨張係数
の違いによる、酸化物トレンチに固有の問題が避けられ
る。ドープされていないポリシリコンで埋める前に、ト
レンチの下方に第２の導電型を持つチャンネル・ストッ
パを打込む。酸化物層をエピタキシャル層の上に成長さ
せ、その後酸化物を介してエピタキシャル領域に抵抗及
びベースを打込む。コレクタ領域がエピタキシャル領域
に直接的に深く打込まれる。装置を加熱することにより
、打込みによる損傷がアニールされる。その後、ドープ
したポリシリコンのエミッタ及びコレクタ接点を形成す
る。次に、装置を加熱して、ポリシリコン中の不純物を
ベース及びコレクタ領域に駆動することにより、ベース
内にエミッタ領域が形成される。次に金属接点及び相互
接続部を形成する。

第１の導電型の不純物がＮ形であり、第２の導電型がＰ
形であることが好ましい。更に具体的に云うと、拡散の
遅い不純物がアンチモンであり、拡散の速い不純物が燐
である。ｉ、ｏｏｏ乃至１゜５００人の薄い酸化物を用
いることにより、ベースを形成するのに低い打込みエネ
ルギを使うことが出来、この結果落伍するものが最小限
になると共に、浅いベース領域が得られる。不純物とし
て硼素を用い、５　Ｑ　ｋｅＶ又はそれ以下の打込みエ
ネルギを使うことにより、５，０００人未満のベースの
深さが達成される。

ベース不純物のドーピングを強くすることにより、ベー
スの抵抗値を減少すると共にベースの遅延を減少するこ
とが出来る。浅い接合を達成することにより、エピタキ
シャル層を１．０乃至１．４ミクロンに狭くし、こうし
てコレクタ抵抗値を下げることが出来る。

約２ミクロン幅のトレンチを形成することにより、従来
のバイポーラ装置よりも大体１桁程度−ｍ密に装置をチ
ップに集積することが出来る。

深いコレクタの打込みを利用することにより、標準的な
深いコレクタに伴なう長いアニール時間が避けられ、そ
の結果硼素の拡散分布が乱れることが避けられる。

ＤＬＪＦ領域に対するドーパントとしてアンチモンを選
ぶことにより、埋込みコレクタからの上方拡散が最小限
に抑えられ、その為、狭いエピタキシャル層を達成する
のに役立つ。

本発明に特有と考えられる新規な特徴は特許請求の範囲
に記載しであるが、本発明自体並びにその他の特徴及び
利点は、以下図面について詳しく説明する所から最もよ
く理解されよう。

友−豊−１ 第２３図及び第２４図には、多数のシリコン・バーの夫
々の上に形成される数多くの内の１つのバイポーラ・ト
ランジスタが示されている。パーかシリコン・スライス
から形成される。この発明の好ましい実施例では、各ト
ランジスタはＰ−形単結晶シリコン基板１ｏで構成され
、Ｎ−形アンチモンを打込んだＤＬＪＦ領域１２がスラ
イスの中に３乃至３．５ミクロンの厚さに伸びている。

Ｎ−形エピタキシャル層１４が１．０乃至１．４ミクロ
ンの厚さに、ＤＵＦ領域１２の上にデポジットされる。

ポリシリコンで埋められたトレンチ１８が基板１０及び
エピタキシャル層１４を、バイポーラ・トランジスタが
形成される多数の領域に分割している。各トランジスタ
は僅か３，０００乃至４．０００人だけ下方に伸びる著
しくドープした浅いベース領域４８を持ち、これがエピ
タキシャル領域１４の中心の矩形容積を持つ矩形ストリ
ップの形をした著しくドープしたＰ十形領域５８と面が
接触している。金属接点７８がＰ十形領域とエピタキシ
ャル領域１４の両方に接触して、Ｐ＋十形領域５８エピ
タキシャル領域１４の間にクランプ用ショットキー・ダ
イオードを形成する。

白金シリサイド７２を金属接点７８とシリコン１４、ポ
リシリコン・エミッタ６４及びコレクタ接点６６の間に
用いて、オーミック接触を良くしている。クランプしな
い装置は、Ｐ十形領域５８が完全にベース接点の下まで
伸びることを別とすれば、第２３図と同一である。

深さ約１，０００乃至２．０００人の浅いエミッタ４９
が、燐をドープしたポリシリコン・エミッタ６４からの
拡散によって、ベース領域４８内に形成される。深いＮ
十形コレクタ接点６２がエピタキシャル領域１４内に形
成され、埋込みコレクタとして作用するＤＩＪＦ領［１
２と接触する。

金属接点７８が表面の上に形成され、熱成長酸化物２０
ａ及びそれに重なる窒化物１５２によって、エピタキシ
ャル領域１４から絶縁され、導体の静電容量を少なくし
ている。静電容量を更に少なくする為に、随意選択によ
り、化学反応気相成長による酸化物被膜８０を用いても
よい。この被膜が第ルベルの相互接続部に対する平面化
作用をする。第１図及び第２図には、Ｐ−形シリコン基
板１０を、アニール後の深さが３乃至３．５ミクロン、
そして最終的なシート抵抗が１５乃至２０オーム／スク
エアになる様に、アンチモンの一面打込みにかけられる
。アンチモンは、燐又は砒素の様な他の種類のドナー不
純物よりも、シリコンに対する拡散がずっと遅いから、
上に重なるエピタキシャル層への上方拡散はずっと少な
い。次に、第３図に見られる様に、アンチモンを打込ん
だＤＵＦ領域１２の上に減圧のもとにＮ−形エピタキシ
ャル層１４を１．０乃至１．４ミクロンの厚さにデポジ
ットするが、その抵抗率は回路の用途に関係する。この
厚さのエピタキシャル層１４は、普通の技術で使われる
エピタキシャル層の厚さよりも約り０％少なく、浅いエ
ミッタ及びベース領域を必要とする。

次に二酸化シリコン１１６を約１．０乃至１．５ミクロ
ンの厚さにデポジットする。次に二酸化シリコンの上に
フォトレジスト層（図面に示してない）をデポジットし
、マスクを介して紫外線に露出し、露出部分を除去して
、多数の相隔たるトレンチ領域をあける。最初に７オト
レジスト（図面に示してない）をデポジットし、そのパ
ターンを定め、デポジットした酸化物をエツチングし、
その後露出したシリコンをエツチングすることにより、
トレンチ領域１８をエッチして、１．５乃至２．０ミク
ロンの幅を持つ深いトレンチがＤＵＦ領域１２の下方に
伸びる様にする。

第４図に示す様に、セルを約ｉ、ｏｏｏ℃の温度の蒸気
の雰囲気内に約１５分ｌＩ装置くことにより、トレンチ
１８の壁の上に側壁酸化物２ｏを成長させる。次に、４
０乃至６０　ｋｅＶのエネルギ及び約１Ｘ１０　　ａ子
／α２の濃度で、チャンネル・ストッパの為の硼素の打
込みをトレンチ１８に対して差向け、各々のトレンチ１
８の下方にＰ十形チャンネル・ストッパ領域１９を形成
し、トレンチ酸化物側壁２０の周りに反転層が形成され
ない様にする。第５図に示す様に、エツチングにより、
Ｎ−形エピタキシャル層１４の表面にある二酸化シリコ
ン層１６及びトレンチ側壁上の二酸化シリコン層を除去
する。第６図に示す様に、新しい側壁酸化物層を成長さ
せる。

次に、第７図に示す様に、トレンチ１８をボリシリコン
のデポジット２２で埋め、この層の上に平坦なフォトレ
ジスト層２４をデポジットする。

フォトレジスト２４は、その下にあるポリシリコンと略
同じエッチ速度を持つ様に選ぶ。この為、フォトレジス
ト及びポリシリコンを酸化物の表面までエツチングした
時、第８図に見られる様な平坦な酸化物の面２が得られ
る。このトレンチを分離領域として使うことにより、普
通の酸化物分離を用いた装置で起る様な、能動装置領域
への酸化物のはい込みが避けられ、詰込み密度をかなり
高くすることが出来る。酸化物分離では、現在の設計規
則では、許容し得るタンク間の降伏電圧を達成する為に
、トランジスタの間を８乃至１０ミクロン離すことが必
要であるが、ポリシリコンで埋めたトレンチでは、トレ
ンチの１．５乃至２ミクロンの幅が隔たりの限界である
。

第９図について説明すると、低圧化学反応気相成長によ
り、酸化物の面の上に窒化シリコンＷＪ３０が形成され
る。第１０図に見られる様に、フォトレジスト層３２を
窒化物３０の上にデポジットし、その後パターンを定め
、露出した分離領域３４をエッチして、窒化物３０及び
酸化物２０を除去する。この後、スライス全体を約９０
０℃で高圧酸化雰囲気に約２時間露出する。この酸化の
間、シリコンが消費され、この為第１１図に見られる様
に、比較的厚い酸化分離領域３６が形成される。

次に第１２図に見られる様に、酸化物層２０と共に窒化
物をエツチングによって除く。その後、完全さが一層高
い、更に一様な酸化物層２０ａを熱成長させる。第１３
図に示す様にフォトレジスト層３８を使って、抵抗／ベ
ースの打込みに対する間口のパターンを定める。この打
込みは４０乃至６０　ｋｅＶのエネルギで、装置の用途
によって要求されるシート抵抗値を得るのに適した濃度
で行なわれる。抵抗の打込み（図に示してない）は、異
なる１対のトレンチによって区切られた異なる別個の領
域で行なわれる。普通の処理を用いて、細長いＰ形に打
込まれた抵抗本体とその両端のＰ十形の打込み領域とを
形成するａ開口４０．４２が７オトレジスト層３８によ
って限定され、第１４図に示されている。次に最初のレ
ジストの上にフォトレジスト層をデポジットし、レジス
トが抵抗本体（図に示してない）を覆うことが出来る様
にするマスクを介して露光する。露出済みの７オトレジ
ストを除去した後、表面に真性ベースの為の硼素の打込
みをかける。もう一度フオドレジスト層４４を適用し、
フォトレジスト・レベル３８と共に形状を構成すること
により、第１５図に見られる様な領域４２．４６をあけ
る。外因性ベース用の硼素の打込みにより、第１６図に
示すＰ十形領域５８が得られる。これはシリコンの表面
より約４．０００乃至５．０００人下方に伸び、８０乃
至１００オーム／スクエアのシート抵抗を持っている。

外因性の打込みによって得られたＰ−影領域４８が、シ
リコンの表面から約３．０００乃至４．０００人下方に
伸びる。ベース領域４８は、そのシート抵抗が６００乃
至８００オーム／スクエアになる点まで、強くドープす
る。この高いレベルのベースのドーピングにより、ベー
スの抵抗値が減少し、従ってゲートの遅延及び切換え時
間が短縮する。上に述べた全ての接合の深さ及びシート
抵抗はプロセスの最終的な値である。

フォトレジスト３８、抵抗ブロック（図面に示してない
）及びフォトレジスト４４をはがし、低圧化学反応気相
成長（ＬＰＧＶＤ）を使って、第１６図に示す様に、表
面の上に表面不活性化窒化物層５２を形成する。熱酸化
物２ｏ及びＬＰＧＶＤ窒化物５２が、アースに対する導
体の静電容量を最小限に抑えるのに役立つ。別のフォト
レジスト層５４を窒化物５２及び酸化物２０ａの上にデ
ポジットし、パターンを定めてエツチングし、コレクタ
に対する領域５６及びエミッタに対する領域６０をあけ
る。フォトレジスト４２をエミッタの上の打込み阻止層
として使い、普通の手段によってパターンを定める。５
×１０１５乃至３Ｘ１０　原子／α２の範囲内の濃度で
、１００乃至１２０ｋｅＶのエネルギで深い燐の打込み
を行なう。

第１７図に示す様に、フォトレジスト層４２を除いて、
エミッタ接点領域６ｏをあける。短いベース・アニール
を行なってコレクタを駆動すると共に、打込みによる損
傷をアニールする。次にポリシリコンを孔５６．６０の
中及び窒化物の面５２の上にデポジットする。８０乃至
１００　ｋｅＶの範囲内のエネルギ及び５×１０１５乃
至２Ｘ１０１６原子／α２の濃度で、ポリシリコンに対
して燐の打込みを行なう。その後、ポリシリコンパター
ンを定め、エッチして、第１８図に示す様に、エミッタ
６４及びコレクタ接点６６を形成する。燐をエミッタの
ポリシリコンからエミッタ領域４８へ下向きに駆動する
為に、９００℃に於けるエミッタのアニールを行なう。

このアニールがコレクタのポリシリコン６６からの燐を
コレクタ領域６２にも駆動する。強くドープされた浅い
ベース領域４８の為に、効率の良いポリシリコンを拡散
したエミッタ６４を使うことが必要である。浅いエミッ
タを持つ装置では、金属接触面に於ける表面の再結合に
より電流利得が小さくなる（エミッタ接合の塊さの小さ
な変化に対し、ベース電流が大きく増加するが、コレク
タ電流は平坦なま）である）。この様に小さな利得にな
るのは、界面に於ける結晶の性質の変動が大きいこと）
、エミッタ接合の深さがエミッタ内の正孔の拡散長より
浅いことによって、エミッタ接点の区域に於ける再結合
が甚だしくなる為である。ポリシリコンだけを打込み、
それをエミッタの単結晶部分に対する拡散源として使う
為に、ポリシリコンは単結晶シリコン基板の望ましくな
い打込みによる損傷を招かない。この為、順方向の注入
では殆んど理想的な小電流性能が得られ、燐のエミッタ
分布により、絶縁降伏特性が改善される。この為、バイ
ポーラ・トランジスタの通常の動作範囲では、電流利得
が殆んど電流レベルに無関係である。

接点及びリード線の形成の為、フォトレジスト６８のも
う１回のデポジットと、第１９図に示す様な開口区域６
９を形成す゛る為のパターンぎめ及びエツチングが必要
である。次に、開口領域６９、ポリシリコン接点６４．
６６及び窒化物層５２の表面の上に白金層７０をスパッ
タリングする。白金をシンターして、第２０図及び第２
１図に見られる様に、白金とシリコンが接触している所
では、どこでも白金シリサイド７２を形成し、シンタリ
ングされなかった白金を除去する。表面に金属層７６を
デポジットし、フォトレジストを用いてパターンを定め
てエツチングし、第２２図に示す構造を残す。白金シリ
サイドがシリコンと対応する金属接点の間のオーミック
接点の抵抗値を下げる。

残りのプロセスは標準的な金属の製造である。

随意選択により、第２３図に示す様に、低温化学反応気
相成長方法により、厚さ１０．０００人の二酸化シリコ
ン同形層８０をデポジットすることが出来る。層８０の
厚さにより、比較的平面状の而になる。この二酸化シリ
コン層をポリシリコンの上方で、レジスト・エッチバッ
ク方法によって約２．０００人にエッチバックし、その
上面を尚史平面状にする。エミッタ、ベース及びコレク
タに対する接点をあけ、金属７８を図示の様にデポジッ
トしてパターンを定める。最初の金属レベルに対して必
要な改良された整合が達成されると共に、相互接続部の
静電容量が減少し、信頼性及び平面化がよくなる。

第２４図のベース領域に見られるトレンチ構造は、外側
８４及び内側８６の両方の壁で、夫々の側で４５°の角
度がつけられていて、隅に於ける幅を一定に保つと共に
、トレンチを埋めるのに使われるポリシリコンに空所が
生ずるのを避けている。第２５図に示す様に、２つのバ
イポーラ・トランジスタ８８．９０を互いに隣接して配
置する場合、トレンチ１８に切欠き９２のパターンを入
れる。

浅い接合を使うことにより、コレクタ・ベースの静電容
量を目立って増加せずに、薄いエピタキシャル層を使う
ことが出来る。薄いエピタキシャルのデポジットがコレ
クタの抵抗値を下げると共に、能動ベースの下の電荷の
記憶作用を少なくする。深いコレクタの打込みの後に短
いベースのアニールを使うことにより、燐−オキシクロ
ライドの拡散を使う普通の手段によって可能な程度に、
コレクタ抵抗値を減少し、しかも拡散の分布に対する制
御作用を一層よくする方法が得られる。燐の様な他の不
純物よりも、シリコンに対する拡散がずつと遅いアンチ
モンを使うことにより、埋込みコレクタ、即ち、ＤＵＦ
領域１４の上方拡散の程度が制限され、従って一層薄い
エピタキシャル層１２にすることが出来る。従来の酸化
物による分離では、現在の設４規則は降伏電圧の条件の
為に８ミクロンである。本発明では、２ミクロン幅の狭
いトレンチをポリシリコンで埋めて使うことにより、普
通の酸化物による分離の場合に可能なよりも、１桁程度
詰込み密度を高めることが出来る。

効率の高いポリシリコンを拡散したエミッタを利用する
ことにより、能動ベースのドーピングを強めることが可
能になる。ベースを強くドープすることが、ベースの抵
抗値を一層低くし、従ってゲートの遅延（又は切換えｉ
間）を一層小さくする。

詰込み密度を改良した結果、金属間の間隔が短縮され、
その結果導体の縁とその下にあるアース平面の間のフリ
ンジ静電容量、並びに隣合った線の間の結合による静電
容量が増加する。金属とアースの間の窒化シリコン層と
組合せて、低温ｄｅｌｅｃｔｅドープされていない非導
電の誘電率の低い酸化物を使うことにより、この静電容
量が最小限に抑えられる。

本発明を実施例について説明したが、この説明は本発明
を制約するものと解してはならない。以上の説明から、
当業者には、本実施例の種々の変更並びに本発明のその
他の実施例が容易に考えられよう。従って、特許請求の
範囲は、本発明の範囲内に属するこの様な全ての変更を
包括するものであることを承知されたい。

以上の説明に関連して更に下記の項を開示する。

（１）　　ＬＳ　Ｉ又Ｇ；ｔＶＬｓ　１７Ｄセスでバイ
ポーラ・トランジスタを作る方法に於て、第２の導電型
を持つ半導体基板の中に第１の導電型を持つ埋込みＤＵ
Ｆコレクタを形成し、該ＤｔＪＦコレクタの上に第１の
導電型を持つエピタキシャル層を成長させ、当該トラン
ジスタを少なくとも部分的に囲むと共に前記ＤＵＦコレ
クタを通るトレンチを形成することを含めて、トランジ
スタ領域の周りに分離手段を形成し、前記エピタキシャ
ル層内に前記第２の導電型を持つ真性ベース領域を形成
し、前記真性ベース領域内に該真性ベースの縁とセルフ
ァラインである前記第２の導電型を持つ外因性ベース領
域を形成し、該外因性ベース領域に隣接して前記真性ベ
ース領域内にエミッタを形成し、前記エピタキシャル層
内に前記埋込みＤＵＦコレクタまで伸びる前記第１の導
電型を持つコレクタ接点領域を形成する工程を含む方法
。

（２）　　第（１）項に記載した方法に於て、前記トレ
ンチが前記トランジスタ領域を囲んでいる方法。

（３）　　第（２）項に記載した方法に於て、エピタキ
シャル層内のエミッタ及びコレクタ接点領域の上に、拡
散が速い不純物を打込んだポリシリコン接点を形成し、
該ポリシリコン接点を加熱して前記拡散の速い不純物を
前記エピタキシャル層の中に追込み、前記第１の導電型
を持つエミッタを形成すると共に、前記第１の導電型の
不純物をコレクタ接点（１［に追込むことを含む方法。

（４）　　第（２）項に記載した方法に於て、最初に前
記エピタキシャル層の上に７オトレジスト層をデポジッ
トしてパターンを定めて、ベース領域をあけ、該ベース
領域に第２の導電型を持つ不純物を打込み、第２の７オ
トレジスト層をデポジットして該第２の層のパターンを
定めて、該第２の７オトレジスト層が前記第１のフォト
レジスト層によって限定された開口よりも一層小さい開
口の一方の縁を限定すると共に、前記第１の７オトレジ
スト層がこの一層小さい間口の残りを限定する様にし、
第２の導電型を持つ不純物を打込んで外因性ベースを形
成することによって、前記ベースが形成され、前記第１
の打込み領域の残りの部分が外因性ベースを構成する方
法。

（５）　　第（３）項に記載した方法に於て、ポリシリ
コンをデポジットする前に基板を加熱して打込みによる
ｗ１傷をアニールすることを含む方法。

（６）　　第（３）項に記載した方法に於て、加熱する
工程より前に、第１の導電型を持つ拡散の速い不純物の
深いコレクタ打込みを前記コレクタ接点領域に対して行
なうことを含む方法。

（７）　　第（２）項に記載した方法に於て、前記エピ
タキシャル層の上に薄い酸化物を成長させ、該酸化物を
介して真性及び外因性ベースの打込みを行なって、落伍
するものが殆んどない様な浅い打込みを達成することを
含む方法。

（８）　　第（６）項に記載した方法に於て、前記ＤＵ
Ｆコレクタに打込まれた不純物が拡散が遅い種類である
方法。

（９）　　第（２）項に記載した方法に於て、前記第１
の導電型の不純物がＮ−形であり、前記第２の導電型の
不純物がＰ−形である方法。

（１０）第（８）項に記載した方法に於て、前記拡散の
遅い不純物がアンチモンであり、前記拡散の速い不純物
が燐である方法。

（１１）第（８）項に記載した方法に於て、打込み後の
前記外因性ベースのシート抵抗値が６００乃至８００オ
ーム／スクエアである方法。

（１２）第（４）項に記載した方法に於て、前記トレン
チの幅が約２．５ミクロン未満である方法。

（１３）第（７）項に記載した方法に於て、前記外因性
ベースの深さが約５．０００人未満であり、前記エピタ
キシャル層の厚さが約１．５ミクロン未満である方法。

（１４）第（４）項に記載した方法に於て、前記ＤＵＦ
領域の深さが約３．５ミクロン未満であって、シート抵
抗が約２５オーム／スクエア以下である方法。

（１５）第（４）項に記載した方法に於て、前記エピタ
キシャル層内の外因性ベース領域のシート抵抗が約１０
０オーム／スクエアである方法。

（１６）　　第（７）項に記載した方法に於て、前記酸
化物の厚さが１．０００乃至１．５００人の範囲内であ
る方法。

（１７）第（４）項に記載した方法に於て、前記薄い酸
化物の上に不活性化層をデポジットすることを含む方法
。

（１８）第（６）項に記載した方法に於て、前記コレク
タ打込みエネルギが１００乃至１２０ｋｅＶの範囲内で
ある方法。

（１９）第（７）項に記載した方法に於て、前記ベース
の打込みが硼素である方法。

（２０）第（１７）ＩＩに記載した方法に於て、前記表
面不活性化層が窒化シリコンである方法。

（２１）　　第（７）項に記載した方法に於て、前記ポ
リシリコンのエミッタ及びコレクタの上、及び前記外因
性ベース領域に重なるベース接点領域の上に高温金属を
デポジットし、前記高温金属をシンターして、該金属が
シリコンと接触する所では、どこでもシリサイドを形成
し、その他の場所で前記金属を除去することを含む方法
。

（２２）第（２１）項に記載した方法に於て、前記高温
金属が白金である方法。

（２３）第（４）項に記載した方法に於て、前記ポリシ
リコンのデボジッション、ドーピング及びパターニング
の後、比較的平面状の上面を持つ位に厚い酸化物を同形
低圧化学反応気相成長によってデポジットし、回転付着
方法によってレジスト層をデポジットして平面状の上面
を作り、前記レジスト及び酸化物の両方を略同じ速度で
エッチするエッチャントを用いて、前記レジスト及び酸
化物の上面をエッチバックして、前記ポリシリコンのエ
ミッタ、コレクタ及びベース接点を露出することを含む
方法。

（２４）第（７）項に記載した方法に於て、前記外因性
ベースが前記Ｎ−形エビタキシャル・シリコンに隣接し
ていて、ベース接点領域が前記外因性ベースの一部分及
び前記Ｎ−形エビタキシャル・シリコンの一部分の両方
を含んでいる方法。

（２５）　　第（９）項に記載した方法に於て、前記分
離手段を形成する工程が、前記エピタキシャル層及び前
記埋込みＤＵＦコレクタを通る深いトレンチのパターン
を定めてエツチングし、エツチングの開口の底に配置さ
れたチャンネル・ストッパ領域にＰ十形不純物を打込ん
で拡散し、前記トレンチの側壁及び底の上に薄い酸化物
層を成長させ、前記トレンチをポリシリコンで埋めるこ
とを含む方法。

（２Ｇ）　　Ｌ　Ｓ　Ｉ又はＶＬＳＩプロセスでバイポ
ーラ・トランジスタを作る方法に於て、第２の導電型を
持つ半導体基板の面に第１の導電型を持つ埋込みＤＵＦ
コレクタを形成し、該ＤＵＦコレクタの上に第１の導電
型を持つエピタキシャル・シリコン層を成長させ、トラ
ンジスタ領域の周りに分離手段を形成し、最初にエミッ
タ及びコレクタ接点ｍ　１ｆｆｌの上に、ポリシリコン
接点をデポジットし、前記第１の導電型を持つ拡散の速
い不純物でドープしてパターンを定め、その模ポリシリ
コン及びエピタキシャル層を加熱して拡散の速い不純物
をエミッタ及びコレクタ接点領域に追込むことにより、
前記トランジスタ領域のエピタキシャル層内に前記第１
の導電型を持つエミッタ及びコレクタ接点領域を形成し
、前記トランジスタ領域のエピタキシャル層に、前記埋
込みＤＵＦコレクタまで達する前記第１のａ電型を持つ
コレクタ接点領域を形成する工程を含む方法。

（２７）第（２Ｇ）項に記載した方法に於て、前記分離
手段が前記トランジスタ領域を囲んでいて前記ＤＵＦコ
レクタ領域に入り込むトレンチを含んでいる方法。

（２８）第（２６）項に記載した方法に於て、前記ベー
スは、最初に前記エピタキシャル層の上にフォトレジス
ト層をデポジットしてパターンを定めて、ベース領域を
あけ、該ベース領域に第２の導電型を持つ不純物を打込
み、第２のフォトレジスト層をデポジットし、該第２の
フォトレジスト層が前記第１のフォトレジスト層によっ
て限定された間口よりも一層小さい開口の一方の縁を限
定し且つ前記第１のフォトレジスト層が前記一層小さい
開口の残りを限定する様に、前記第２の層のパターンを
定め、前記第２の導電型を持つ不純物を打込んで外因性
ベースを形成し、第１の打込み領域の残りが真性ベース
を構成することにより、形成されている方法。

（２９）第（２７）項に記載した方法に於て、前記ポリ
シリコンをデポジットする前に基板を加熱して打込みに
よる損傷をアニールする方法。

（３０）第（２６）項に記載した方法に於て、前記ポリ
シリコンをデポジットする前に、前記コレクタ接点領域
に第１の導電型を持つ拡散の速い不純物の深いコレクタ
打込みを行なって、打込みの損（具をアニールすること
を含む方法。

（３１）第（２６）項に記載した方法に於て、前記エピ
タキシャル層の上に酸化物を成長させ、該酸化物を介し
てベースの打込みを行なって、殆んど落伍するもののな
い浅い打込みを達成する方法。

（３２）第（２６）項に記載した方法に於て、前記ＤＵ
Ｆコレクタに打込まれる不純物はｗｈｌが遅い種類であ
る方法。

（３３）第（２６）項に記載した方法に於て、前記ポリ
シリコンをデポジットする前に基板を加熱して、打込み
による損傷をアニールすることを含む方法。

（３４）第（３３）項に記載した方法に於て、前記加熱
する工程の前に、前記コレクタ接点領域に第１の導電型
を持つ拡散の速い不純物の深いコレクタ打込みを行なう
ことを含む方法。

（３５）第（２６）項に記載した方法に於て、前記エピ
タキシャル層の上に薄い酸化物を成長させ、該酸化物を
介して真性及び外因性のベースの打込みを行なって、殆
んど落伍するもののない浅い打込みを達成することを含
む方法。

（３６）第（２６）項に記載した方法に於て、前記ＤＵ
Ｆコレクタに打込まれる不純物が拡散が遅い種類である
方法。

（３７）第（２６）項に記載した方法に於て、前記第１
の導電型の不純物がＮ−形であり、前記第２の導電型の
不純物がＰ−形である方法。

（３８）第（３６）項に記載した方法に於て、前記拡散
の遅い不純物がアンチモンであり、前記拡散の速い不純
物が慎である方法。

（３９）第（３５）項に記載した方法に於て、打込み後
の前記真性ベースのシート抵抗が６００乃至８００オー
ム／スクエアの範囲内である方法。

（４０）第（３５）項に記載した方法に於て、前記真性
ベースの深さが約１．５ミクン未満である方法。

（４１）第（３６）項に記載した方法に於て、前記ＤＵ
Ｆ領域の深さが約３．５ミクロン未満であって、シート
抵抗が約２５オーム／スクエア以下である方法。

（４２）第（３５）項に記載した方法に於て、前記エピ
タキシャル層の外因性ベース領域のシート抵抗が約１０
０オーム／スクエアである方法。

（４３）第（３５）項に記載した方法に於て、前記酸化
物の厚さが１．０００乃至１，５００人の範囲内である
方法。

（４４）第（２６）項に記載した方法に於て、前記薄い
酸化物の上に不活性化層をデポジットすることを含む方
法。

（４５）第（３８）項に記載した方法に於て、前記コレ
クタ打込みエネルギが１００乃至１２０ｋｅＶの範囲内
である方法。

（４６）第（３５）項に記載した方法に於て、前記ベー
スの打込みが硼素である方法。

（４７）第（４４）項に記載した方法に於て、前記表面
不活性化層が窒化シリコンである方法。

（４８）第（３５）項に記載した方法に於て、前記ポリ
シリコンのエミッタ及びコレクタの上、並びに前記外因
性ベース領域に重なるベース接点領域の上に高温金属を
デポジットし、該金属がシリコンと接触りる所では、シ
リサイドを形成する様に前記高温金属をシンタリングし
、その他の場所で前記金属を除去することを含む方法。

（４９）第（４８）項に記載した方法に於て、前記高温
金属が白金である方法。

（５０）第（２６）項に記載した方法に於て、前記ポリ
シリコンのデボジッション、ドーピング及びバターニン
グの後、比較的平面状の上面を持つ位に厚い酸化物を同
形に低圧化学反応気相成長によってデポジットし、その
上面をエッチバックし、前記酸化物をエツチングして、
前記ポリシリコンのエミッタ、コレクタ及びベース接点
を露出することを含む方法。

（５１）第（３５）項に記載した方法に於て、前記外因
性ベースがＮ−形エピタキシャル・シリコンに隣接して
おり、ベース接点領域が前記外因性ベースの一部分及び
前記エピタキシャル領域の一部分の両方を含んでいて、
前記コレクタ及び前記ベースの間にショットキー・ダイ
オードを形成する方法。

（５２）第（２６）項に記載した方法に於て、前記トレ
ンチを形成する工程が、前記エピタキシャル層及び前記
埋込みＤＬＪＦの中に入り込む深いトレンチ開口のパタ
ーンを定めてエツチングし、該トレンチ開口の底にチャ
ンネル・ストッパ領域を打込んで拡散させ、前記トレン
チの壁の上に薄い酸化物層を成長させ、前記トレンチ内
にポリシリコンをデポジットして該トレンチを埋めるこ
とを含む方法。

（５３）第２の導電型を持つ半導体基板の上に形成され
たバイポーラ−トランジスタ・セルに於て、前記基板内
の第１の導電型を持つ埋込みＤＵＦコレクタと、該ＤＵ
Ｆコレクタに重なる第１の導電型を持つエピタキシャル
層と、トランジスタ領域を囲んでいて、該トランジスタ
領域を少なくとも部分的に囲むと共に前記ＤｔＪＦコレ
クタに入り込むトレンチを含む分離手段と、前記エピタ
キシャル店内にある夫々第１及び第２の８１Ｍ型を持つ
エミッタ及びベース領域と、前記エピタキシャル層内に
あって、前記埋込みＤＬＪＦコレクタまで下に伸びる前
記第１の導電型を持つコレクタ接点領域とを有するバイ
ポーラ・トランジスタ・セル。

（５４）第（５３）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記第１の導電型の不純物がＮ−形
であり、前記第２の導電型の不純物がＰ−形であるバイ
ポーラ・トランジスタ・セル。

（５５）　　第（５３）項に記載したバイポーラ・トラ
ンジスタ・セルに於て、前記トレンチが前記トランジス
タ領域を囲んでいるバイポーラ・トランジスタ・セル。

（５６）第（５５）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記トレンチの側壁及び底が薄い酸
化物層を持っているバイポーラ・トランジスタ令セル。

（５７）第（５５）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記トレンチの幅が１．５乃至２．
０ミクロンの範囲内であるバイポーラ・トランジスタ・
セル。

（５８）第（５３１項に記載したバイポーラ・トランジ
スタ・セルに於て、前記Ｐ−形真性ベースに前記第１の
１電型を持つ不純物を拡散させることにより、前記エミ
ッタが形成されるバイポーラ・トランジスタ・セル。

（５９）第（５３）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記エピタキシャル層に重なる酸化
物層と、該酸化物層に重なる表面不活性化層とを有する
バイポーラ・トランジスタ・セル。

（６０）第（５３）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記埋込みＤＵＦが、アンチモンを
不純物として前記基板に拡散することによって形成され
るバイポーラ・トランジスタ・セル。

（６１）第（６０）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記コレクタ接点が、表面から前記
ＤＵＦ領域まで伸びる深い燐の打込み部を前記エピタキ
シャル層の中に拡散することによって形成されるバイポ
ーラ・トランジスタ・セル。

（６２）第（６０）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記ＤＵＦ領域の厚さが３乃至３．
５ミクロンの範囲内であって、シート抵抗が１５乃至２
５オーム／スクエアの範囲内であるバイポーラ・トラン
ジスタ・セル。

（６３）第（５９）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記エピタキシャル層に重なる酸化
物層が約ｉ、ｏｏｏ乃至１．５００人の範囲内であるバ
イポーラ・トランジスタ・セル。

（６４）第（５３）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記真性ベースの厚さが約３．００
０乃至４．０００人の範囲内であって、シート抵抗が約
１．０００オ一ム／スウエア未満であるバイポーラ・ト
ランジスタ・セル。

（６５）第（５３）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記Ｐ十形外因性ベース領域の厚さ
が約４，０００乃至５，０００人の範囲内であるバイポ
ーラ・トランジスタ・セル。

（６６）第（６０）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記真性ベースの打込みが硼素であ
るバイポーラ・トランジスタ・セル。

（６７）第（５３）項に記載したバイポーラ・］・トラ
ンジスタセルに於て、前記エミッタ及びコレクタ接点領
域が、燐でドープされたポリシリコン層からの燐を夫々
前記真性ベース及び前記コレクタ接点領域に拡散させる
ことによって形成されるバイポーラ・トランジスタ・セ
ル。

（６８）第（５５）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記トレンチがポリシリコンで埋め
られているバイポーラ・トランジスタ・セル。

（６９）第（５６）項に記載したバイポーラ・トランジ
スタ・セルに於て、前記トレンチがポリシリコンで埋め
られているバイポーラ・トランジスタ・セル。

（７０）少なくとも部分的にトランジスタ領域を囲むト
レンチを含めて、半導体基板のトランジスタ領域内に形
成されたトランジスタ・セル。

（７１）　　第（７０）項に記載したトランジスタ・セ
ルに於て、前記トレンチがトランジスタ領域を囲んでい
るトランジスタ・セル。

（７２）第（７１）項に記載したトランジスタ・セルに
於て、前記トレンチがその壁の上に薄い酸化物コーティ
ングを持っていて、ポリシリコンで埋められているトラ
ンジスタ・セル。

（７３）第（１２）項に記載したトランジスタ・セルに
於て、前記トレンチの下方に形成されたチャンネル・ス
トッパ領域を有するトランジスタ・セル。

（７４）　　第（７０）項に記載したトランジスタ・セ
ルに於て、前記トレンチの隅に角度をつけて、略一様な
トレンチの幅を持たせる様にしたトランジスタ・セル。

【図面の簡単な説明】

第１図から第２２図は本発明の好ましい実施例に従って
作られた半導体チップの１つのセルを著しく拡大した側
面断面図で、各製造段階に於けるデバイス構造を示す。 第２３図は第１図乃至第２１図のチップの１つのセルで
、二酸化シリコンの厚い同形デポジットを用いる最後の
製造段階の側面断面図、第２４図及び第２５図は第２３
図に示したセルの平面図である。

Claims (1)

【特許請求の範囲】
1. （１）ＬＳＩ又はＶＬＳＩプロセスでバイポーラ・トラ
   ンジスタを作る方法に於て、第２の導電型を持つ半導体
   基板の中に第１の導電型を持つ埋込みコレクタを形成し
   、該埋込みコレクタの上に第１の導電型を持つエピタキ
   シャル層を成長させ、当該トランジスタを少なくとも部
   分的に囲むと共に前記埋込みコレクタを通るトレンチを
   形成することを含めて、トランジスタ領域の周りに分離
   手段を形成し、前記エピタキシャル層内に前記第２の導
   電型を持つ真性ベース領域を形成し、前記真性ベース領
   域内に該真性ベースの縁とセルフアラインである前記第
   ２の導電型を持つ外因性ベース領域を形成し、該外因性
   ベース領域に隣接して前記真性ベース領域内にエミッタ
   を形成し、前記エピタキシャル層内に前記埋込みコレク
   タまで伸びる前記第１の導電型を持つコレクタ接触領域
   を形成する工程を含む方法。