JPH07226670A - Ｃｍｏｓレベルシフト回路 - Google Patents
Ｃｍｏｓレベルシフト回路Info
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- JPH07226670A JPH07226670A JP6017146A JP1714694A JPH07226670A JP H07226670 A JPH07226670 A JP H07226670A JP 6017146 A JP6017146 A JP 6017146A JP 1714694 A JP1714694 A JP 1714694A JP H07226670 A JPH07226670 A JP H07226670A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳレベルシフト回路において貫通電流
が流れないようにすることにより回路の低消費電力化を
図る。 【構成】 電源電圧と接地との間に第１及び第２のＮ型
ＭＯＳトランジスタ１４，１５を直列に接続されてい
る。外部入力端子１１から入力した信号は、第１のイン
バータ１２を介して第２のＮ型ＭＯＳトランジスタ１５
のゲートに伝えられると共に第１及び第２のインバータ
１２，１３を介して第１のＮ型ＭＯＳトランジスタトラ
ンジスタ１４のゲートに伝えられる。第１及び第２のＮ
型ＭＯＳトランジスタ１４，１５の各ドレインには、第
３のインバータとＰ型ＭＯＳトランジスタよりなるＨＩ
ＧＨ出力の正帰還回路が接続されている。
が流れないようにすることにより回路の低消費電力化を
図る。 【構成】 電源電圧と接地との間に第１及び第２のＮ型
ＭＯＳトランジスタ１４，１５を直列に接続されてい
る。外部入力端子１１から入力した信号は、第１のイン
バータ１２を介して第２のＮ型ＭＯＳトランジスタ１５
のゲートに伝えられると共に第１及び第２のインバータ
１２，１３を介して第１のＮ型ＭＯＳトランジスタトラ
ンジスタ１４のゲートに伝えられる。第１及び第２のＮ
型ＭＯＳトランジスタ１４，１５の各ドレインには、第
３のインバータとＰ型ＭＯＳトランジスタよりなるＨＩ
ＧＨ出力の正帰還回路が接続されている。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳレベルシフト回
路に関するものである。
路に関するものである。
【０００２】
【従来の技術】以下、図５及び図６を参照しながら、従
来のＣＭＯＳレベルシフト回路について説明する。
来のＣＭＯＳレベルシフト回路について説明する。
【０００３】図５に示すＣＭＯＳレベルシフト回路は、
高電圧電源と接地との間にＰ型ＭＯＳトランジスタ５１
とＮ型ＭＯＳトランジスタ５２とを直列に接続し、Ｐ型
ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジスタ５２
とのトランジスタサイズの比を変えることによりスレッ
シュホールド電圧を下げた回路である。
高電圧電源と接地との間にＰ型ＭＯＳトランジスタ５１
とＮ型ＭＯＳトランジスタ５２とを直列に接続し、Ｐ型
ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジスタ５２
とのトランジスタサイズの比を変えることによりスレッ
シュホールド電圧を下げた回路である。
【０００４】このようにすることにより、外部入力端子
１１に低電圧の入力信号を与えても、Ｐ型ＭＯＳトラン
ジスタ５１及びＮ型ＭＯＳトランジスタ５２により構成
される高電圧動作のインバータが動作し、該インバータ
の出力により高電圧動作のインバータ５３が駆動し、高
電圧にレベルシフトされた出力信号が外部出力端子１８
より取り出される。このように、図５に示す回路は少な
い素子数でＣＭＯＳレベルシフト回路を構成することが
できる。
１１に低電圧の入力信号を与えても、Ｐ型ＭＯＳトラン
ジスタ５１及びＮ型ＭＯＳトランジスタ５２により構成
される高電圧動作のインバータが動作し、該インバータ
の出力により高電圧動作のインバータ５３が駆動し、高
電圧にレベルシフトされた出力信号が外部出力端子１８
より取り出される。このように、図５に示す回路は少な
い素子数でＣＭＯＳレベルシフト回路を構成することが
できる。
【０００５】図６に示す回路は差動アンプ構成のＣＭＯ
Ｓレベルシフト回路である。この回路においては、低電
圧で動作する２段構成のインバータ６１，６２から互い
に位相の反転した２つの信号が、高電圧動作の第１及び
第２のＮ型ＭＯＳトランジスタ６５，６６の各ゲートに
それぞれ入力されている。第１及び第２のＮ型ＭＯＳト
ランジスタ６５，６６のトランジスタサイズは、第１及
び第２のＰ型ＭＯＳトランジスタ６３，６４のトランジ
スタサイズに比べて２倍程度に大きいため、スレッシュ
ホールド電圧は（１／２）・ＶＤＤ（高電圧）よりも下
がり、第１及び第２のＮ型ＭＯＳトランジスタ６５，６
６は、一方が導通状態に、他方が非導通状態となる。こ
れにより、第１及び第２のＰ型ＭＯＳトランジスタ６
３，６４のうち、ゲートが導通状態であるＮ型ＭＯＳト
ランジスタのドレインに接続されている方のＰ型ＭＯＳ
トランジスタが導通し、これに伴って他方のＰ型ＭＯＳ
トランジスタのゲート入力レベルがＶＤＤ（高電圧）と
なるため、該他方のＰ型ＭＯＳトランジスタは確実に非
導通状態となる。そして、次段の高電圧駆動のインバー
タ６７が動作し、高電圧にレベルシフトされた出力信号
が外部出力端子１８より取り出される。このように図６
に示すＣＭＯＳレベルシフト回路においては、Ｐ型ＭＯ
Ｓトランジスタ６３，６４のゲートへの入力レベルはＶ
ＤＤ（高電圧）であり、Ｐ型ＭＯＳトランジスタ６３，
６４のうちの一方が確実に非導通状態となるため、貫通
電流が常時流れるという問題はほとんど発生しない。
Ｓレベルシフト回路である。この回路においては、低電
圧で動作する２段構成のインバータ６１，６２から互い
に位相の反転した２つの信号が、高電圧動作の第１及び
第２のＮ型ＭＯＳトランジスタ６５，６６の各ゲートに
それぞれ入力されている。第１及び第２のＮ型ＭＯＳト
ランジスタ６５，６６のトランジスタサイズは、第１及
び第２のＰ型ＭＯＳトランジスタ６３，６４のトランジ
スタサイズに比べて２倍程度に大きいため、スレッシュ
ホールド電圧は（１／２）・ＶＤＤ（高電圧）よりも下
がり、第１及び第２のＮ型ＭＯＳトランジスタ６５，６
６は、一方が導通状態に、他方が非導通状態となる。こ
れにより、第１及び第２のＰ型ＭＯＳトランジスタ６
３，６４のうち、ゲートが導通状態であるＮ型ＭＯＳト
ランジスタのドレインに接続されている方のＰ型ＭＯＳ
トランジスタが導通し、これに伴って他方のＰ型ＭＯＳ
トランジスタのゲート入力レベルがＶＤＤ（高電圧）と
なるため、該他方のＰ型ＭＯＳトランジスタは確実に非
導通状態となる。そして、次段の高電圧駆動のインバー
タ６７が動作し、高電圧にレベルシフトされた出力信号
が外部出力端子１８より取り出される。このように図６
に示すＣＭＯＳレベルシフト回路においては、Ｐ型ＭＯ
Ｓトランジスタ６３，６４のゲートへの入力レベルはＶ
ＤＤ（高電圧）であり、Ｐ型ＭＯＳトランジスタ６３，
６４のうちの一方が確実に非導通状態となるため、貫通
電流が常時流れるという問題はほとんど発生しない。
【０００６】
【発明が解決しようとする課題】ところで、図５に示す
従来の回路は、少ない素子数でＣＭＯＳレベルシフト回
路を構成することはできるが、Ｐ型ＭＯＳトランジスタ
５１とＮ型ＭＯＳトランジスタ５２との間に常に貫通電
流が流れるため、消費電力が大きくなる。
従来の回路は、少ない素子数でＣＭＯＳレベルシフト回
路を構成することはできるが、Ｐ型ＭＯＳトランジスタ
５１とＮ型ＭＯＳトランジスタ５２との間に常に貫通電
流が流れるため、消費電力が大きくなる。
【０００７】一方、図６に示す従来のＣＭＯＳレベルシ
フト回路は、貫通電流が常時流れるという問題は起きな
いが、入力信号がＨＩＧＨ→ＬＯＷ、ＬＯＷ→ＨＩＧＨ
と変化する際に貫通電流が流れる。このため、動作周波
数が高くなると、貫通電流の量が増加し、消費電力は増
加する。
フト回路は、貫通電流が常時流れるという問題は起きな
いが、入力信号がＨＩＧＨ→ＬＯＷ、ＬＯＷ→ＨＩＧＨ
と変化する際に貫通電流が流れる。このため、動作周波
数が高くなると、貫通電流の量が増加し、消費電力は増
加する。
【０００８】このように、従来のＣＭＯＳレベルシフト
回路は、消費電力が大きいという問題点があった。
回路は、消費電力が大きいという問題点があった。
【０００９】本発明は、前記問題点に鑑み、消費電力が
より少ないＣＭＯＳレベルシフト回路を提供することを
目的とする。
より少ないＣＭＯＳレベルシフト回路を提供することを
目的とする。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明は、ＣＭＯＳレベルシフト回路を、
ソース端子が高電圧電圧源に接続されドレイン端子が外
部出力端子に接続された第１の極性の第１のトランジス
タと、ソース端子が接地電圧源に接続されドレイン端子
が前記外部出力端子に接続された第１の極性の第２のト
ランジスタと、入力端子が外部入力端子に接続され出力
端子が前記第１の極性の第２のトランジスタのゲート端
子に接続された第１のインバータと、入力端子が前記第
１のインバータの出力端子に接続され出力端子が前記第
１の極性の第１のトランジスタのゲート端子に接続され
た第２のインバータと、ソース端子が前記高電圧電圧源
に接続されドレイン端子が前記第１の極性の第１のトラ
ンジスタのドレイン端子及び前記第１の極性の第２のト
ランジスタのドレイン端子に接続された第２の極性のト
ランジスタと入力端子が前記外部出力端子に接続され出
力端子が前記第２の極性のトランジスタのゲート端子に
接続された第２のインバータとからなり高電位の信号を
出力する正帰還回路とを備えている構成とするものであ
る。
め、請求項１の発明は、ＣＭＯＳレベルシフト回路を、
ソース端子が高電圧電圧源に接続されドレイン端子が外
部出力端子に接続された第１の極性の第１のトランジス
タと、ソース端子が接地電圧源に接続されドレイン端子
が前記外部出力端子に接続された第１の極性の第２のト
ランジスタと、入力端子が外部入力端子に接続され出力
端子が前記第１の極性の第２のトランジスタのゲート端
子に接続された第１のインバータと、入力端子が前記第
１のインバータの出力端子に接続され出力端子が前記第
１の極性の第１のトランジスタのゲート端子に接続され
た第２のインバータと、ソース端子が前記高電圧電圧源
に接続されドレイン端子が前記第１の極性の第１のトラ
ンジスタのドレイン端子及び前記第１の極性の第２のト
ランジスタのドレイン端子に接続された第２の極性のト
ランジスタと入力端子が前記外部出力端子に接続され出
力端子が前記第２の極性のトランジスタのゲート端子に
接続された第２のインバータとからなり高電位の信号を
出力する正帰還回路とを備えている構成とするものであ
る。
【００１１】請求項２の発明は、ＣＭＯＳレベルシフト
回路を、ソース端子が高電圧電圧源に接続されドレイン
端子が外部出力端子に接続された第１の極性の第１のト
ランジスタと、ソース端子が接地電圧源に接続されドレ
イン端子が前記外部出力端子に接続された第１の極性の
第２のトランジスタと、入力端子が外部入力端子に接続
され出力端子が前記第１の極性の第２のトランジスタの
ゲート端子に接続された第１のインバータと、入力端子
が前記第１のインバータの出力端子に接続され出力端子
が前記第１の極性の第１のトランジスタのゲート端子に
接続された第２のインバータと、ソース端子が前記高電
圧電圧源に接続された第２の極性の第１のトランジスタ
とソース端子が前記第２の極性の第１のトランジスタの
ドレイン端子に接続されドレイン端子が前記第１の極性
の第１のトランジスタのドレイン端子及び前記第１の極
性の第２のトランジスタのドレイン端子に接続されゲー
ト端子が前記第１のインバータの出力端子に接続された
第２の極性の第２のトランジスタと入力端子が前記外部
出力端子に接続され出力端子が前記第２の極性の第１の
トランジスタのゲート端子に接続された第２のインバー
タとからなり高電位の信号を出力する正帰還回路とを備
えている構成とするものである。
回路を、ソース端子が高電圧電圧源に接続されドレイン
端子が外部出力端子に接続された第１の極性の第１のト
ランジスタと、ソース端子が接地電圧源に接続されドレ
イン端子が前記外部出力端子に接続された第１の極性の
第２のトランジスタと、入力端子が外部入力端子に接続
され出力端子が前記第１の極性の第２のトランジスタの
ゲート端子に接続された第１のインバータと、入力端子
が前記第１のインバータの出力端子に接続され出力端子
が前記第１の極性の第１のトランジスタのゲート端子に
接続された第２のインバータと、ソース端子が前記高電
圧電圧源に接続された第２の極性の第１のトランジスタ
とソース端子が前記第２の極性の第１のトランジスタの
ドレイン端子に接続されドレイン端子が前記第１の極性
の第１のトランジスタのドレイン端子及び前記第１の極
性の第２のトランジスタのドレイン端子に接続されゲー
ト端子が前記第１のインバータの出力端子に接続された
第２の極性の第２のトランジスタと入力端子が前記外部
出力端子に接続され出力端子が前記第２の極性の第１の
トランジスタのゲート端子に接続された第２のインバー
タとからなり高電位の信号を出力する正帰還回路とを備
えている構成とするものである。
【００１２】請求項３の発明は、ＣＭＯＳレベルシフト
回路を、ソース端子が高電圧電圧源に接続された第１の
極性の第１のトランジスタと、ソース端子が前記第１の
極性の第１のトランジスタのドレイン端子に接続されド
レイン端子が外部出力端子に接続された第２の極性の第
１のトランジスタと、ソース端子が接地電圧源に接続さ
れドレイン端子が前記外部出力端子に接続された第１の
極性の第２のトランジスタと、入力端子が外部入力端子
に接続され出力端子が前記第２の極性の第１のトランジ
スタのゲート端子及び前記第１の極性の第２のトランジ
スタのゲート端子に接続された第１のインバータと、入
力端子が前記第１のインバータの出力端子に接続され出
力端子が前記第１の極性の第１のトランジスタのゲート
端子に接続された第２のインバータと、ソース端子が前
記高電圧電圧源に接続されドレイン端子が前記第２の極
性の第１のトランジスタのドレイン端子及び前記第１の
極性の第２のトランジスタのドレイン端子に接続された
第２の極性の第２のトランジスタと入力端子が前記外部
出力端子に接続され出力端子が前記第２の極性の第２の
トランジスタのゲート端子に接続された第２のインバー
タとからなり高電位の信号を出力する正帰還回路とを備
えている構成とするものである。
回路を、ソース端子が高電圧電圧源に接続された第１の
極性の第１のトランジスタと、ソース端子が前記第１の
極性の第１のトランジスタのドレイン端子に接続されド
レイン端子が外部出力端子に接続された第２の極性の第
１のトランジスタと、ソース端子が接地電圧源に接続さ
れドレイン端子が前記外部出力端子に接続された第１の
極性の第２のトランジスタと、入力端子が外部入力端子
に接続され出力端子が前記第２の極性の第１のトランジ
スタのゲート端子及び前記第１の極性の第２のトランジ
スタのゲート端子に接続された第１のインバータと、入
力端子が前記第１のインバータの出力端子に接続され出
力端子が前記第１の極性の第１のトランジスタのゲート
端子に接続された第２のインバータと、ソース端子が前
記高電圧電圧源に接続されドレイン端子が前記第２の極
性の第１のトランジスタのドレイン端子及び前記第１の
極性の第２のトランジスタのドレイン端子に接続された
第２の極性の第２のトランジスタと入力端子が前記外部
出力端子に接続され出力端子が前記第２の極性の第２の
トランジスタのゲート端子に接続された第２のインバー
タとからなり高電位の信号を出力する正帰還回路とを備
えている構成とするものである。
【００１３】請求項４の発明は、ＣＭＯＳレベルシフト
回路を、ソース端子が高電圧電圧源に接続された第１の
極性の第１のトランジスタと、ソース端子が前記第１の
極性の第１のトランジスタのドレイン端子に接続されド
レイン端子が外部出力端子に接続された第２の極性の第
１のトランジスタと、ソース端子が接地電圧源に接続さ
れドレイン端子が前記外部出力端子に接続された第１の
極性の第２のトランジスタと、入力端子が外部入力端子
に接続され出力端子が前記第２の極性の第１のトランジ
スタのゲート端子及び前記第１の極性の第２のトランジ
スタのゲート端子に接続された第１のインバータと、入
力端子が前記第１のインバータの出力端子に接続され出
力端子が前記第１の極性の第１のトランジスタのゲート
端子に接続された第２のインバータと、ソース端子が前
記高電圧電圧源に接続されドレイン端子が前記第１の極
性の第１のトランジスタのドレイン端子及び前記第２の
極性の第１のトランジスタのソース端子に接続された第
２の極性の第２のトランジスタと入力端子が前記外部出
力端子に接続され出力端子が前記第２の極性の第２のト
ランジスタのゲート端子に接続された第２のインバータ
とからなり高電位の信号を出力する正帰還回路とを備え
ている構成とするものである。
回路を、ソース端子が高電圧電圧源に接続された第１の
極性の第１のトランジスタと、ソース端子が前記第１の
極性の第１のトランジスタのドレイン端子に接続されド
レイン端子が外部出力端子に接続された第２の極性の第
１のトランジスタと、ソース端子が接地電圧源に接続さ
れドレイン端子が前記外部出力端子に接続された第１の
極性の第２のトランジスタと、入力端子が外部入力端子
に接続され出力端子が前記第２の極性の第１のトランジ
スタのゲート端子及び前記第１の極性の第２のトランジ
スタのゲート端子に接続された第１のインバータと、入
力端子が前記第１のインバータの出力端子に接続され出
力端子が前記第１の極性の第１のトランジスタのゲート
端子に接続された第２のインバータと、ソース端子が前
記高電圧電圧源に接続されドレイン端子が前記第１の極
性の第１のトランジスタのドレイン端子及び前記第２の
極性の第１のトランジスタのソース端子に接続された第
２の極性の第２のトランジスタと入力端子が前記外部出
力端子に接続され出力端子が前記第２の極性の第２のト
ランジスタのゲート端子に接続された第２のインバータ
とからなり高電位の信号を出力する正帰還回路とを備え
ている構成とするものである。
【００１４】
【作用】請求項１〜４の発明の構成により、第１の極性
の第１のトランジスタには入力信号が第１のインバータ
及び第２のインバータを介して入力され、第１の極性の
第２のトランジスタには入力信号が第１のインバータを
介して入力されるため、前記第１の極性の第１及び第２
のトランジスタのうちの一方は常に非導通状態になるの
で、定常状態においては、第１の極性の第１及び第２の
トランジスタには貫通電流は流れない。
の第１のトランジスタには入力信号が第１のインバータ
及び第２のインバータを介して入力され、第１の極性の
第２のトランジスタには入力信号が第１のインバータを
介して入力されるため、前記第１の極性の第１及び第２
のトランジスタのうちの一方は常に非導通状態になるの
で、定常状態においては、第１の極性の第１及び第２の
トランジスタには貫通電流は流れない。
【００１５】また、請求項１〜４の構成により、入力信
号がＬＯＷからＨＩＧＨに変化する過渡状態において
は、第１の極性の第１のトランジスタは第１及び第２の
インバータを介して入力信号の変化を受けるため、該第
１の極性の第１のトランジスタは第１の極性の第２のト
ランジスタが非導通状態になるタイミングよりも若干遅
れて導通状態になるので、第１の極性の第１のトランジ
スタ及び第１の極性の第２のトランジスタには貫通電流
は流れない。また、第２の極性のトランジスタ（又は第
２の極性の第１のトランジスタ）は第１の極性の第１の
トランジスタが導通した後に導通状態になるので、第２
の極性のトランジスタ（又は第２の極性の第１のトラン
ジスタ）及び第１の極性の第２のトランジスタにも貫通
電流は流れない。
号がＬＯＷからＨＩＧＨに変化する過渡状態において
は、第１の極性の第１のトランジスタは第１及び第２の
インバータを介して入力信号の変化を受けるため、該第
１の極性の第１のトランジスタは第１の極性の第２のト
ランジスタが非導通状態になるタイミングよりも若干遅
れて導通状態になるので、第１の極性の第１のトランジ
スタ及び第１の極性の第２のトランジスタには貫通電流
は流れない。また、第２の極性のトランジスタ（又は第
２の極性の第１のトランジスタ）は第１の極性の第１の
トランジスタが導通した後に導通状態になるので、第２
の極性のトランジスタ（又は第２の極性の第１のトラン
ジスタ）及び第１の極性の第２のトランジスタにも貫通
電流は流れない。
【００１６】請求項２の構成により、入力信号がＨＩＧ
ＨからＬＯＷに変化する過渡状態においては、第２の極
性の第２のトランジスタには第１の極性の第２のトラン
ジスタと同じタイミングに入力信号が与えられるため、
第２の極性の第２のトランジスタのインピーダンスは第
１の極性の第２のトランジスタが導通するときに変化す
る。このため、入力信号がＨＩＧＨからＬＯＷに変化す
る過渡状態における第２の極性の第１のトランジスタ及
び第１の極性の第２のトランジスタに流れる貫通電流は
抑制される。
ＨからＬＯＷに変化する過渡状態においては、第２の極
性の第２のトランジスタには第１の極性の第２のトラン
ジスタと同じタイミングに入力信号が与えられるため、
第２の極性の第２のトランジスタのインピーダンスは第
１の極性の第２のトランジスタが導通するときに変化す
る。このため、入力信号がＨＩＧＨからＬＯＷに変化す
る過渡状態における第２の極性の第１のトランジスタ及
び第１の極性の第２のトランジスタに流れる貫通電流は
抑制される。
【００１７】請求項３の構成により、入力信号がＨＩＧ
ＨからＬＯＷに変化する過渡状態においては、第２の極
性の第２のトランジスタには第１の極性の第２のトラン
ジスタと同じタイミングに入力信号が与えられるため、
第２の極性の第２のトランジスタのインピーダンスは第
１の極性の第２のトランジスタが導通するときに変化す
る。このため、入力信号がＨＩＧＨからＬＯＷに変化す
る過渡状態における第１の極性の第１のトランジスタ及
び第１の極性の第２のトランジスタに流れる貫通電流は
抑制される。
ＨからＬＯＷに変化する過渡状態においては、第２の極
性の第２のトランジスタには第１の極性の第２のトラン
ジスタと同じタイミングに入力信号が与えられるため、
第２の極性の第２のトランジスタのインピーダンスは第
１の極性の第２のトランジスタが導通するときに変化す
る。このため、入力信号がＨＩＧＨからＬＯＷに変化す
る過渡状態における第１の極性の第１のトランジスタ及
び第１の極性の第２のトランジスタに流れる貫通電流は
抑制される。
【００１８】請求項４の構成により、入力信号がＨＩＧ
ＨからＬＯＷに変化する過渡状態においては、第２の極
性の第１のトランジスタには第１の極性の第２のトラン
ジスタと同じタイミングに入力信号が与えられるため、
第２の極性の第１のトランジスタのインピーダンスは第
１の極性の第２のトランジスタが導通するタイミングに
変化する。このため、入力信号がＨＩＧＨからＬＯＷに
変化する過渡状態における第１の極性の第１のトランジ
スタ及び第１の極性の第２のトランジスタに流れる貫通
電流並びに第２の極性の第２のトランジスタ及び第１の
極性の第２のトランジスタに流れる貫通電流は抑制され
る。
ＨからＬＯＷに変化する過渡状態においては、第２の極
性の第１のトランジスタには第１の極性の第２のトラン
ジスタと同じタイミングに入力信号が与えられるため、
第２の極性の第１のトランジスタのインピーダンスは第
１の極性の第２のトランジスタが導通するタイミングに
変化する。このため、入力信号がＨＩＧＨからＬＯＷに
変化する過渡状態における第１の極性の第１のトランジ
スタ及び第１の極性の第２のトランジスタに流れる貫通
電流並びに第２の極性の第２のトランジスタ及び第１の
極性の第２のトランジスタに流れる貫通電流は抑制され
る。
【００１９】
【実施例】以下、本発明に係るＣＭＯＳレベルシフト回
路の実施例ついて説明する。
路の実施例ついて説明する。
【００２０】図１は、本発明の第１実施例に係るＣＭＯ
Ｓレベルシフト回路であり、該ＣＭＯＳレベルシフト回
路においては、外部入力端子１１より低電圧信号を与
え、外部出力端子１８よりレベルシフトされた高電圧信
号を取り出す。図１において、１２は低電圧動作の第１
のインバータ、１３は低電圧動作の第２のインバータ、
１４は高電圧動作の第１のＮ型ＭＯＳトランジスタ、１
５は高電圧動作の第２のＮ型ＭＯＳトランジスタ、１６
は高電圧動作のＰ型ＭＯＳトランジスタ、１７は高電圧
動作の第３のインバータである。
Ｓレベルシフト回路であり、該ＣＭＯＳレベルシフト回
路においては、外部入力端子１１より低電圧信号を与
え、外部出力端子１８よりレベルシフトされた高電圧信
号を取り出す。図１において、１２は低電圧動作の第１
のインバータ、１３は低電圧動作の第２のインバータ、
１４は高電圧動作の第１のＮ型ＭＯＳトランジスタ、１
５は高電圧動作の第２のＮ型ＭＯＳトランジスタ、１６
は高電圧動作のＰ型ＭＯＳトランジスタ、１７は高電圧
動作の第３のインバータである。
【００２１】以下、第１実施例に係るＣＭＯＳレベルシ
フト回路の動作を説明する。以下の説明においては、低
電圧のＨＩＧＨレベルをＨ１、高電圧のＨＩＧＨレベル
をＨ２、接地レベルをＬ、第１のＮ型ＭＯＳトランジス
タ１４のスレッシュホールド電圧をＶＴとして説明す
る。
フト回路の動作を説明する。以下の説明においては、低
電圧のＨＩＧＨレベルをＨ１、高電圧のＨＩＧＨレベル
をＨ２、接地レベルをＬ、第１のＮ型ＭＯＳトランジス
タ１４のスレッシュホールド電圧をＶＴとして説明す
る。
【００２２】まず、定常状態における動作について説明
する。外部入力端子１１より与えられた低電圧信号は、
第１及び第２のインバータ１２，１３を伝わり、互いに
位相の反転した２つの信号が第１及び第２のＮ型ＭＯＳ
トランジスタ１４，１５のゲートにそれぞれ与えられ
る。位相の反転した２つの信号のうちのいずれか一方の
信号の電位はＬであるので、第１及び第２のＮ型ＭＯＳ
トランジスタ１４，１５のうちの一方は完全に非導通状
態となる。このため、定常状態では貫通電流は流れず、
低消費電力化が図れる。
する。外部入力端子１１より与えられた低電圧信号は、
第１及び第２のインバータ１２，１３を伝わり、互いに
位相の反転した２つの信号が第１及び第２のＮ型ＭＯＳ
トランジスタ１４，１５のゲートにそれぞれ与えられ
る。位相の反転した２つの信号のうちのいずれか一方の
信号の電位はＬであるので、第１及び第２のＮ型ＭＯＳ
トランジスタ１４，１５のうちの一方は完全に非導通状
態となる。このため、定常状態では貫通電流は流れず、
低消費電力化が図れる。
【００２３】外部入力端子１１より与えられた低電圧信
号がＬの場合、第１のＮ型ＭＯＳトランジスタ１４のゲ
ートに与えられる電位はＬとなり、該第１のＮ型ＭＯＳ
トランジスタ１４は完全に非導通状態となる。このと
き、第２のＮ型ＭＯＳトランジスタ１５が導通している
ため、外部出力端子１８の電位はＬとなる。そして、電
位Ｌが入力された第３のインバータ１７はＨ２を出力
し、第３のインバータ１７からの出力Ｈ２が入力された
Ｐ型ＭＯＳトランジスタ１６は完全に非導通状態となる
ので、外部出力端子１８の電位Ｌは安定に保たれる。
号がＬの場合、第１のＮ型ＭＯＳトランジスタ１４のゲ
ートに与えられる電位はＬとなり、該第１のＮ型ＭＯＳ
トランジスタ１４は完全に非導通状態となる。このと
き、第２のＮ型ＭＯＳトランジスタ１５が導通している
ため、外部出力端子１８の電位はＬとなる。そして、電
位Ｌが入力された第３のインバータ１７はＨ２を出力
し、第３のインバータ１７からの出力Ｈ２が入力された
Ｐ型ＭＯＳトランジスタ１６は完全に非導通状態となる
ので、外部出力端子１８の電位Ｌは安定に保たれる。
【００２４】一方、外部入力端子１１より与えられた低
電圧信号がＨ１の場合、第２のＮ型ＭＯＳトランジスタ
１５のゲートに与えられる電位はＬとなり、第２のＮ型
ＭＯＳトランジスタ１５は完全に非導通状態となる。こ
のとき、第１のＮ型ＭＯＳトランジスタ１４は導通して
いるため、外部出力端子１８の電位はＨ１−ＶＴとな
る。そして、電位Ｈ１−ＶＴが入力された第３のインバ
ータ１７はＬを出力し、第３のインバータ１７からの出
力Ｌが入力されたＰ型ＭＯＳトランジスタ１６は完全に
導通状態となるので、外部出力端子１８の電位はＨ１−
ＶＴからＨ２に昇圧される。このように、第３のインバ
ータ１７とＰ型ＭＯＳトランジスタ１６により構成され
るＨＩＧＨ出力の正帰還回路によって、外部出力端子１
８の電位はＨ２に安定に保たれる。ただし、第３のイン
バータ１７のスレッシュホールド電圧はＨ１−ＶＴより
も低く設定しておく。
電圧信号がＨ１の場合、第２のＮ型ＭＯＳトランジスタ
１５のゲートに与えられる電位はＬとなり、第２のＮ型
ＭＯＳトランジスタ１５は完全に非導通状態となる。こ
のとき、第１のＮ型ＭＯＳトランジスタ１４は導通して
いるため、外部出力端子１８の電位はＨ１−ＶＴとな
る。そして、電位Ｈ１−ＶＴが入力された第３のインバ
ータ１７はＬを出力し、第３のインバータ１７からの出
力Ｌが入力されたＰ型ＭＯＳトランジスタ１６は完全に
導通状態となるので、外部出力端子１８の電位はＨ１−
ＶＴからＨ２に昇圧される。このように、第３のインバ
ータ１７とＰ型ＭＯＳトランジスタ１６により構成され
るＨＩＧＨ出力の正帰還回路によって、外部出力端子１
８の電位はＨ２に安定に保たれる。ただし、第３のイン
バータ１７のスレッシュホールド電圧はＨ１−ＶＴより
も低く設定しておく。
【００２５】次に、信号がＨＩＧＨ→ＬＯＷと変化する
過渡状態における動作を説明する。外部入力端子１１か
ら入力される信号がＨ１のときには、前記の説明でわか
るように、第２のＮ型ＭＯＳトランジスタ１５は非導通
状態に、第１のＮ型ＭＯＳトランジスタ１４は導通状態
に、Ｐ型ＭＯＳトランジスタ１６は導通状態になってい
る。この状態において、外部入力端子１１の電位がＨ１
からＬに変化すると、第２のＮ型ＭＯＳトランジスタ１
５は第１のインバータ１２を経由して入力信号の変化を
受けて導通状態になる。第１のＮ型ＭＯＳトランジスタ
１４は、第１のインバータ１２及び第２のインバータ１
３を経由して入力信号の変化を受けるため、第２のＮ型
ＭＯＳトランジスタ１５よりも若干遅れて状態が変化し
非導通状態になる。Ｐ型ＭＯＳトランジスタ１６は第２
のＮ型ＭＯＳトランジスタ１５が導通状態になった後に
非導通状態となる。
過渡状態における動作を説明する。外部入力端子１１か
ら入力される信号がＨ１のときには、前記の説明でわか
るように、第２のＮ型ＭＯＳトランジスタ１５は非導通
状態に、第１のＮ型ＭＯＳトランジスタ１４は導通状態
に、Ｐ型ＭＯＳトランジスタ１６は導通状態になってい
る。この状態において、外部入力端子１１の電位がＨ１
からＬに変化すると、第２のＮ型ＭＯＳトランジスタ１
５は第１のインバータ１２を経由して入力信号の変化を
受けて導通状態になる。第１のＮ型ＭＯＳトランジスタ
１４は、第１のインバータ１２及び第２のインバータ１
３を経由して入力信号の変化を受けるため、第２のＮ型
ＭＯＳトランジスタ１５よりも若干遅れて状態が変化し
非導通状態になる。Ｐ型ＭＯＳトランジスタ１６は第２
のＮ型ＭＯＳトランジスタ１５が導通状態になった後に
非導通状態となる。
【００２６】以上の説明からわかるように、外部入力端
子１１の電位がＨ１からＬに変化する間に、第１のＮ型
ＭＯＳトランジスタ１４と第２のＮ型ＭＯＳトランジス
タ１５との間、及びＰ型ＭＯＳトランジスタ１６と第２
のＮ型ＭＯＳトランジスタ１５との間に貫通電流が流れ
る。
子１１の電位がＨ１からＬに変化する間に、第１のＮ型
ＭＯＳトランジスタ１４と第２のＮ型ＭＯＳトランジス
タ１５との間、及びＰ型ＭＯＳトランジスタ１６と第２
のＮ型ＭＯＳトランジスタ１５との間に貫通電流が流れ
る。
【００２７】次に、信号がＬＯＷ→ＨＩＧＨと変化する
過渡状態における動作を説明する。外部入力端子１１が
Ｌのときには、前記の説明でわかるように、第２のＮ型
ＭＯＳトランジスタ１５は導通状態に、第１のＮ型ＭＯ
Ｓトランジスタ１４及びＰ型ＭＯＳトランジスタ１６は
非導通状態になっている。この状態において、外部入力
端子１１の電位がＬからＨ１に変化すると、第２のＮ型
ＭＯＳトランジスタ１５は第１のインバータ１２を経由
して入力信号の変化を受けて非導通状態になる。第１の
Ｎ型ＭＯＳトランジスタ１４は第１のインバータ１２及
び第２のインバータ１３を経由して入力信号の変化を受
けるため、第２のＮ型ＭＯＳトランジスタ１５よりも若
干遅れて状態が変化し導通状態になる。Ｐ型ＭＯＳトラ
ンジスタ１６は第１のＮ型ＭＯＳトランジスタ１４が導
通状態になった後に導通状態になる。
過渡状態における動作を説明する。外部入力端子１１が
Ｌのときには、前記の説明でわかるように、第２のＮ型
ＭＯＳトランジスタ１５は導通状態に、第１のＮ型ＭＯ
Ｓトランジスタ１４及びＰ型ＭＯＳトランジスタ１６は
非導通状態になっている。この状態において、外部入力
端子１１の電位がＬからＨ１に変化すると、第２のＮ型
ＭＯＳトランジスタ１５は第１のインバータ１２を経由
して入力信号の変化を受けて非導通状態になる。第１の
Ｎ型ＭＯＳトランジスタ１４は第１のインバータ１２及
び第２のインバータ１３を経由して入力信号の変化を受
けるため、第２のＮ型ＭＯＳトランジスタ１５よりも若
干遅れて状態が変化し導通状態になる。Ｐ型ＭＯＳトラ
ンジスタ１６は第１のＮ型ＭＯＳトランジスタ１４が導
通状態になった後に導通状態になる。
【００２８】以上の説明からわかるように、外部入力端
子１１の電位がＬからＨ１に変化する間に、第１のＮ型
ＭＯＳトランジスタ１４と第２のＮ型ＭＯＳトランジス
タ１５との間、及びＰ型ＭＯＳトランジスタ１６と第２
のＮ型ＭＯＳトランジスタ１５との間に貫通電流が流れ
ない。
子１１の電位がＬからＨ１に変化する間に、第１のＮ型
ＭＯＳトランジスタ１４と第２のＮ型ＭＯＳトランジス
タ１５との間、及びＰ型ＭＯＳトランジスタ１６と第２
のＮ型ＭＯＳトランジスタ１５との間に貫通電流が流れ
ない。
【００２９】図２は本発明の第２実施例に係るＣＭＯＳ
レベルシフト回路である。この回路は、第１実施例に係
るＣＭＯＳレベルシフト回路におけるＨＩＧＨ出力の正
帰還回路を改良した例である。第１実施例と異なる点
は、高電圧動作の他のＰ型ＭＯＳトランジスタ２１がつ
け加えられている点である。
レベルシフト回路である。この回路は、第１実施例に係
るＣＭＯＳレベルシフト回路におけるＨＩＧＨ出力の正
帰還回路を改良した例である。第１実施例と異なる点
は、高電圧動作の他のＰ型ＭＯＳトランジスタ２１がつ
け加えられている点である。
【００３０】これにより、外部入力端子１１に入力され
る信号がＨＩＧＨ→ＬＯＷと変化する過渡状態におい
て、第２のＮ型ＭＯＳトランジスタ１５及び他のＰ型Ｍ
ＯＳトランジスタ２１にほぼ同時に入力信号が与えら
れ、第２のＮ型ＭＯＳトランジスタ１５が導通状態とな
るとほぼ同時に、他のＰ型ＭＯＳトランジスタ２１のイ
ンピーダンスが変化し、第２のＮ型ＭＯＳトランジスタ
１５とＰ型ＭＯＳトランジスタ１６との間に流れる貫通
電流を減少させることができる。
る信号がＨＩＧＨ→ＬＯＷと変化する過渡状態におい
て、第２のＮ型ＭＯＳトランジスタ１５及び他のＰ型Ｍ
ＯＳトランジスタ２１にほぼ同時に入力信号が与えら
れ、第２のＮ型ＭＯＳトランジスタ１５が導通状態とな
るとほぼ同時に、他のＰ型ＭＯＳトランジスタ２１のイ
ンピーダンスが変化し、第２のＮ型ＭＯＳトランジスタ
１５とＰ型ＭＯＳトランジスタ１６との間に流れる貫通
電流を減少させることができる。
【００３１】図３は本発明の第３実施例に係るＣＭＯＳ
レベルシフト回路である。この回路の第１実施例との相
違点は、第１のＮ型ＭＯＳトランジスタ１４のドレイン
と第２のＮ型ＭＯＳトランジスタ１５のドレインとの間
に高電圧動作のＰ型ＭＯＳトランジスタ３１を接続し、
該低電圧動作のＰ型ＭＯＳトランジスタ３１のゲートに
第１のインバータ１２の出力を接続した回路構成をとっ
ている点である。
レベルシフト回路である。この回路の第１実施例との相
違点は、第１のＮ型ＭＯＳトランジスタ１４のドレイン
と第２のＮ型ＭＯＳトランジスタ１５のドレインとの間
に高電圧動作のＰ型ＭＯＳトランジスタ３１を接続し、
該低電圧動作のＰ型ＭＯＳトランジスタ３１のゲートに
第１のインバータ１２の出力を接続した回路構成をとっ
ている点である。
【００３２】これにより、外部入力端子１１に入力され
る信号がＨＩＧＨ→ＬＯＷと変化する過渡状態におい
て、第２のＮ型ＭＯＳトランジスタ１５及び高電圧動作
のＰ型ＭＯＳトランジスタ３１にほぼ同時に入力信号が
与えられ、第２のＮ型ＭＯＳトランジスタ１５が導通状
態となるとほぼ同時に、高電圧動作のＰ型ＭＯＳトラン
ジスタ３１のインピーダンスが変化し、第２のＮ型ＭＯ
Ｓトランジスタ１５と第１のＮ型ＭＯＳトランジスタ１
４との間に流れる貫通電流を減少させることができる。
る信号がＨＩＧＨ→ＬＯＷと変化する過渡状態におい
て、第２のＮ型ＭＯＳトランジスタ１５及び高電圧動作
のＰ型ＭＯＳトランジスタ３１にほぼ同時に入力信号が
与えられ、第２のＮ型ＭＯＳトランジスタ１５が導通状
態となるとほぼ同時に、高電圧動作のＰ型ＭＯＳトラン
ジスタ３１のインピーダンスが変化し、第２のＮ型ＭＯ
Ｓトランジスタ１５と第１のＮ型ＭＯＳトランジスタ１
４との間に流れる貫通電流を減少させることができる。
【００３３】図４は本発明の第４実施例に係るＣＭＯＳ
レベルシフト回路である。この回路は第３実施例を改良
した例である。第３実施例との相異点は、第１のＰ型Ｍ
ＯＳトランジスタ１６のドレインが第１のＮ型ＭＯＳト
ランジスタ１４のドレインに接続されている点である。
レベルシフト回路である。この回路は第３実施例を改良
した例である。第３実施例との相異点は、第１のＰ型Ｍ
ＯＳトランジスタ１６のドレインが第１のＮ型ＭＯＳト
ランジスタ１４のドレインに接続されている点である。
【００３４】これにより、信号がＨＩＧＨ→ＬＯＷと変
化する過渡状態において、第２のＮ型ＭＯＳトランジス
タ１５と高電圧動作のＰ型ＭＯＳトランジスタ３１とに
ほぼ同時に入力信号が与えられ、第２のＮ型ＭＯＳトラ
ンジスタ１５が導通状態となるとほぼ同時に、高電圧動
作のＰ型ＭＯＳトランジスタ３１のインピーダンスが変
化し、第１のＮ型ＭＯＳトランジスタ１４と第２のＮ型
ＭＯＳトランジスタ１５との間、及びＰ型ＭＯＳトラン
ジスタ１６と第２のＮ型ＭＯＳトランジスタ１５との間
に流れる貫通電流を減少させることができる。
化する過渡状態において、第２のＮ型ＭＯＳトランジス
タ１５と高電圧動作のＰ型ＭＯＳトランジスタ３１とに
ほぼ同時に入力信号が与えられ、第２のＮ型ＭＯＳトラ
ンジスタ１５が導通状態となるとほぼ同時に、高電圧動
作のＰ型ＭＯＳトランジスタ３１のインピーダンスが変
化し、第１のＮ型ＭＯＳトランジスタ１４と第２のＮ型
ＭＯＳトランジスタ１５との間、及びＰ型ＭＯＳトラン
ジスタ１６と第２のＮ型ＭＯＳトランジスタ１５との間
に流れる貫通電流を減少させることができる。
【００３５】
【発明の効果】請求項１〜４の発明に係るＣＭＯＳレベ
ルシフト回路によると、定常状態においては、第１の極
性の第１及び第２のトランジスタのうちの一方は常に非
導通状態になるので第１の極性の第１のトランジスタ及
び第１の極性の第２のトランジスタに貫通電流が流れる
事態を回避できる。
ルシフト回路によると、定常状態においては、第１の極
性の第１及び第２のトランジスタのうちの一方は常に非
導通状態になるので第１の極性の第１のトランジスタ及
び第１の極性の第２のトランジスタに貫通電流が流れる
事態を回避できる。
【００３６】また、請求項１〜４の発明に係るＣＭＯＳ
レベルシフト回路によると、入力信号がＬＯＷからＨＩ
ＧＨに変化する過渡状態における、第１の極性の第１の
トランジスタ及び第１の極性の第２のトランジスタに貫
通電流が流れる事態並びに第２の極性のトランジスタ
（又は第２の極性の第１のトランジスタ）及び第１の極
性の第２のトランジスタに貫通電流が流れる事態を回避
できる。
レベルシフト回路によると、入力信号がＬＯＷからＨＩ
ＧＨに変化する過渡状態における、第１の極性の第１の
トランジスタ及び第１の極性の第２のトランジスタに貫
通電流が流れる事態並びに第２の極性のトランジスタ
（又は第２の極性の第１のトランジスタ）及び第１の極
性の第２のトランジスタに貫通電流が流れる事態を回避
できる。
【００３７】特に、請求項２の発明に係るＣＭＯＳレベ
ルシフト回路によると、入力信号がＨＩＧＨからＬＯＷ
に変化する過渡状態における第２の極性の第１のトラン
ジスタ及び第１の極性の第２のトランジスタに流れる貫
通電流を抑制することもできる。
ルシフト回路によると、入力信号がＨＩＧＨからＬＯＷ
に変化する過渡状態における第２の極性の第１のトラン
ジスタ及び第１の極性の第２のトランジスタに流れる貫
通電流を抑制することもできる。
【００３８】また、請求項３の発明に係るＣＭＯＳレベ
ルシフト回路によると、入力信号がＨＩＧＨからＬＯＷ
に変化する過渡状態における第１の極性の第１のトラン
ジスタ及び第１の極性の第２のトランジスタに流れる貫
通電流を抑制することができる。
ルシフト回路によると、入力信号がＨＩＧＨからＬＯＷ
に変化する過渡状態における第１の極性の第１のトラン
ジスタ及び第１の極性の第２のトランジスタに流れる貫
通電流を抑制することができる。
【００３９】さらに、請求項４の発明に係るＣＭＯＳレ
ベルシフト回路によると、入力信号がＨＩＧＨからＬＯ
Ｗに変化する過渡状態における第１の極性の第１のトラ
ンジスタ及び第１の極性の第２のトランジスタに流れる
貫通電流並びに第２の極性の第１のトランジスタ及び第
１の極性の第２のトランジスタに流れる貫通電流を抑制
することができる。
ベルシフト回路によると、入力信号がＨＩＧＨからＬＯ
Ｗに変化する過渡状態における第１の極性の第１のトラ
ンジスタ及び第１の極性の第２のトランジスタに流れる
貫通電流並びに第２の極性の第１のトランジスタ及び第
１の極性の第２のトランジスタに流れる貫通電流を抑制
することができる。
【００４０】このため、請求項１〜４の発明に係るＣＭ
ＯＳレベルシフト回路によると回路の低消費電力化を図
ることが可能になる。
ＯＳレベルシフト回路によると回路の低消費電力化を図
ることが可能になる。
【図１】本発明の第１実施例に係るＣＭＯＳレベルシフ
ト回路の回路図である。
ト回路の回路図である。
【図２】本発明の第２実施例に係るＣＭＯＳレベルシフ
ト回路の回路図である。
ト回路の回路図である。
【図３】本発明の第３実施例に係るＣＭＯＳレベルシフ
ト回路の回路図である。
ト回路の回路図である。
【図４】本発明の第４実施例に係るＣＭＯＳレベルシフ
ト回路の回路図である。
ト回路の回路図である。
【図５】従来のＣＭＯＳレベルシフト回路の回路図であ
る。
る。
【図６】従来の他のＣＭＯＳレベルシフト回路の回路図
である。
である。
１１ 外部入力端子 １２ 低電圧動作の第１のインバータ １３ 低電圧動作の第２のインバータ １４ 高電圧動作の第１のＮ型ＭＯＳトランジスタ １５ 高電圧動作の第２のＮ型ＭＯＳトランジスタ １６ 高電圧動作のＰ型ＭＯＳトランジスタ １７ 高電圧動作の第３のインバータ １８ 外部出力端子 ２１ 高電圧動作の他のＰ型ＭＯＳトランジスタ ３１ 高電圧動作のＰ型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 豊蔵 真木 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 内海 則夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】 ソース端子が高電圧電圧源に接続されド
レイン端子が外部出力端子に接続された第１の極性の第
１のトランジスタと、 ソース端子が接地電圧源に接続されドレイン端子が前記
外部出力端子に接続された第１の極性の第２のトランジ
スタと、 入力端子が外部入力端子に接続され出力端子が前記第１
の極性の第２のトランジスタのゲート端子に接続された
第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続され
出力端子が前記第１の極性の第１のトランジスタのゲー
ト端子に接続された第２のインバータと、 ソース端子が前記高電圧電圧源に接続されドレイン端子
が前記第１の極性の第１のトランジスタのドレイン端子
及び前記第１の極性の第２のトランジスタのドレイン端
子に接続された第２の極性のトランジスタと、入力端子
が前記外部出力端子に接続され出力端子が前記第２の極
性のトランジスタのゲート端子に接続された第２のイン
バータとからなり、高電位の信号を出力する正帰還回路
とを備えていることを特徴とするＣＭＯＳレベルシフト
回路。 - 【請求項２】 ソース端子が高電圧電圧源に接続されド
レイン端子が外部出力端子に接続された第１の極性の第
１のトランジスタと、 ソース端子が接地電圧源に接続されドレイン端子が前記
外部出力端子に接続された第１の極性の第２のトランジ
スタと、 入力端子が外部入力端子に接続され出力端子が前記第１
の極性の第２のトランジスタのゲート端子に接続された
第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続され
出力端子が前記第１の極性の第１のトランジスタのゲー
ト端子に接続された第２のインバータと、 ソース端子が前記高電圧電圧源に接続された第２の極性
の第１のトランジスタと、ソース端子が前記第２の極性
の第１のトランジスタのドレイン端子に接続されドレイ
ン端子が前記第１の極性の第１のトランジスタのドレイ
ン端子及び前記第１の極性の第２のトランジスタのドレ
イン端子に接続されゲート端子が前記第１のインバータ
の出力端子に接続された第２の極性の第２のトランジス
タと、入力端子が前記外部出力端子に接続され出力端子
が前記第２の極性の第１のトランジスタのゲート端子に
接続された第２のインバータとからなり、高電位の信号
を出力する正帰還回路とを備えていることを特徴とする
ＣＭＯＳレベルシフト回路。 - 【請求項３】 ソース端子が高電圧電圧源に接続された
第１の極性の第１のトランジスタと、 ソース端子が前記第１の極性の第１のトランジスタのド
レイン端子に接続されドレイン端子が外部出力端子に接
続された第２の極性の第１のトランジスタと、 ソース端子が接地電圧源に接続されドレイン端子が前記
外部出力端子に接続された第１の極性の第２のトランジ
スタと、 入力端子が外部入力端子に接続され出力端子が前記第２
の極性の第１のトランジスタのゲート端子及び前記第１
の極性の第２のトランジスタのゲート端子に接続された
第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続され
出力端子が前記第１の極性の第１のトランジスタのゲー
ト端子に接続された第２のインバータと、 ソース端子が前記高電圧電圧源に接続されドレイン端子
が前記第２の極性の第１のトランジスタのドレイン端子
及び前記第１の極性の第２のトランジスタのドレイン端
子に接続された第２の極性の第２のトランジスタと、入
力端子が前記外部出力端子に接続され出力端子が前記第
２の極性の第２のトランジスタのゲート端子に接続され
た第２のインバータとからなり、高電位の信号を出力す
る正帰還回路とを備えていることを特徴とするＣＭＯＳ
レベルシフト回路。 - 【請求項４】 ソース端子が高電圧電圧源に接続された
第１の極性の第１のトランジスタと、 ソース端子が前記第１の極性の第１のトランジスタのド
レイン端子に接続されドレイン端子が外部出力端子に接
続された第２の極性の第１のトランジスタと、 ソース端子が接地電圧源に接続されドレイン端子が前記
外部出力端子に接続された第１の極性の第２のトランジ
スタと、 入力端子が外部入力端子に接続され出力端子が前記第２
の極性の第１のトランジスタのゲート端子及び前記第１
の極性の第２のトランジスタのゲート端子に接続された
第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続され
出力端子が前記第１の極性の第１のトランジスタのゲー
ト端子に接続された第２のインバータと、 ソース端子が前記高電圧電圧源に接続されドレイン端子
が前記第１の極性の第１のトランジスタのドレイン端子
及び前記第２の極性の第１のトランジスタのソース端子
に接続された第２の極性の第２のトランジスタと、入力
端子が前記外部出力端子に接続され出力端子が前記第２
の極性の第２のトランジスタのゲート端子に接続された
第２のインバータとからなり、高電位の信号を出力する
正帰還回路とを備えていることを特徴とするＣＭＯＳレ
ベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017146A JPH07226670A (ja) | 1994-02-14 | 1994-02-14 | Ｃｍｏｓレベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017146A JPH07226670A (ja) | 1994-02-14 | 1994-02-14 | Ｃｍｏｓレベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226670A true JPH07226670A (ja) | 1995-08-22 |
Family
ID=11935863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6017146A Withdrawn JPH07226670A (ja) | 1994-02-14 | 1994-02-14 | Ｃｍｏｓレベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226670A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034549A (en) * | 1996-10-30 | 2000-03-07 | Sumitomo Metal Industries, Ltd. | Level shift circuit |
| JP2007201704A (ja) * | 2006-01-25 | 2007-08-09 | Nec Electronics Corp | レベルシフト回路 |
| US7288963B2 (en) | 2004-03-24 | 2007-10-30 | Elpida Memory, Inc. | Level-conversion circuit |
| JP2010252330A (ja) * | 2009-04-13 | 2010-11-04 | Taiwan Semiconductor Manufacturing Co Ltd | レベルシフタ、集積回路、システム、およびレベルシフタの動作方法 |
| JP2011151719A (ja) * | 2010-01-25 | 2011-08-04 | Renesas Electronics Corp | レベルシフト回路 |
-
1994
- 1994-02-14 JP JP6017146A patent/JPH07226670A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034549A (en) * | 1996-10-30 | 2000-03-07 | Sumitomo Metal Industries, Ltd. | Level shift circuit |
| US7288963B2 (en) | 2004-03-24 | 2007-10-30 | Elpida Memory, Inc. | Level-conversion circuit |
| US7576566B2 (en) | 2004-03-24 | 2009-08-18 | Elpida Memory, Inc | Level-conversion circuit |
| JP2007201704A (ja) * | 2006-01-25 | 2007-08-09 | Nec Electronics Corp | レベルシフト回路 |
| JP2010252330A (ja) * | 2009-04-13 | 2010-11-04 | Taiwan Semiconductor Manufacturing Co Ltd | レベルシフタ、集積回路、システム、およびレベルシフタの動作方法 |
| US8629704B2 (en) | 2009-04-13 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Level shifters, integrated circuits, systems, and methods for operating the level shifters |
| US9071242B2 (en) | 2009-04-13 | 2015-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Level shifters, methods for making the level shifters and methods of using integrated circuits |
| JP2011151719A (ja) * | 2010-01-25 | 2011-08-04 | Renesas Electronics Corp | レベルシフト回路 |
| US8493125B2 (en) | 2010-01-25 | 2013-07-23 | Renesas Electronics Corporation | Level shift circuit |
| US8575987B2 (en) | 2010-01-25 | 2013-11-05 | Renesas Electronics Corporation | Level shift circuit |
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