JPS62185300A - 読取り専用記憶装置 - Google Patents
読取り専用記憶装置Info
- Publication number
- JPS62185300A JPS62185300A JP61027417A JP2741786A JPS62185300A JP S62185300 A JPS62185300 A JP S62185300A JP 61027417 A JP61027417 A JP 61027417A JP 2741786 A JP2741786 A JP 2741786A JP S62185300 A JPS62185300 A JP S62185300A
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- JP
- Japan
- Prior art keywords
- output
- rom
- error
- bits
- error detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の抜術分野〕
本発明は読取り専用記憶装置に係り、特にデータを１込
まれた通り正しく読み出すためのエラー検出手段を協え
た読取り専用記憶装置に関する。
まれた通り正しく読み出すためのエラー検出手段を協え
た読取り専用記憶装置に関する。
〔発明の技１（ｊ的背景とその問題点〕ＬＳＩの素子の
微細化、高集積化が進むにつれて、読取り専用記憶装置
（ＲＯＭ）の一つのチップに集積されるビット数はます
ます多くなってきている。ＲＯＭは一つのビットでも動
作しなければ使えないから、ビット数が多くなるにつれ
て全ビット良品（全ビット動作するチップ）を得ること
が難しく、高い歩留りを得ることが困難になっている。
微細化、高集積化が進むにつれて、読取り専用記憶装置
（ＲＯＭ）の一つのチップに集積されるビット数はます
ます多くなってきている。ＲＯＭは一つのビットでも動
作しなければ使えないから、ビット数が多くなるにつれ
て全ビット良品（全ビット動作するチップ）を得ること
が難しく、高い歩留りを得ることが困難になっている。
随時書込み可能な記憶袋［（ＲＡＭ）では、予め予備の
回路（余分のビット）を組み込んでおき、ＬＳＩの製造
・試験の段階で電気的な方法やレーザ光照射等の方法で
動作しない不良ビットとその予備のビットとを置換えて
救済を図る、いゆわる冗長構成の方法が採用されている
。しかしＲＯＭは、その性格上、個々の番地に応じて書
き込まれている内容が異なるため、予め予備のビットを
作り込んでおくことができず、この様な手段で救済を図
ることはできない。
回路（余分のビット）を組み込んでおき、ＬＳＩの製造
・試験の段階で電気的な方法やレーザ光照射等の方法で
動作しない不良ビットとその予備のビットとを置換えて
救済を図る、いゆわる冗長構成の方法が採用されている
。しかしＲＯＭは、その性格上、個々の番地に応じて書
き込まれている内容が異なるため、予め予備のビットを
作り込んでおくことができず、この様な手段で救済を図
ることはできない。
そこで、ＲＯＭに書き込む情報に予めいくらかのビット
を付加した上で予め加工して、誤り訂正能力がある、所
謂ＦＣＣコードと呼ばれるものにし、ＲＯＭに誤り検出
・訂正回路を付加して僅かなビットの誤りは訂正できる
ようにしようという試みがなされている。これにより、
不良品を救済し、歩留りを上げようというものである。
を付加した上で予め加工して、誤り訂正能力がある、所
謂ＦＣＣコードと呼ばれるものにし、ＲＯＭに誤り検出
・訂正回路を付加して僅かなビットの誤りは訂正できる
ようにしようという試みがなされている。これにより、
不良品を救済し、歩留りを上げようというものである。
しかしながら、誤りの検出のみならず、誤りの訂正をも
可能にすることは、付加すべき情報が非常に多くなると
いう不都合がある。特に、多くのビットが同時に誤って
いるのを訂正するのは、それを検出するのに比べてかな
り多くのビットを付り口しなければならない。また複雑
な誤り検出・訂正回路を通るためにデータのアクセスに
長い時間がかかる、という不都合も生じる。
可能にすることは、付加すべき情報が非常に多くなると
いう不都合がある。特に、多くのビットが同時に誤って
いるのを訂正するのは、それを検出するのに比べてかな
り多くのビットを付り口しなければならない。また複雑
な誤り検出・訂正回路を通るためにデータのアクセスに
長い時間がかかる、という不都合も生じる。
本発明は上記した従来技術の欠点を解決し、歩留りが低
い大容量のＲＯＭを実用上差支えない状態で安価に供給
できるようにした、改良されたＲＯＭを提供することを
目的とするものである。
い大容量のＲＯＭを実用上差支えない状態で安価に供給
できるようにした、改良されたＲＯＭを提供することを
目的とするものである。
本発明はＲＯＭの各ワード線上に１ビツト以上のエラー
検出ビットを付加し、読み出し時にこれを用いてエラー
検出をして、エラーが検出された時には外部へのデータ
出力を禁止して高インピーダンスに設定される出力バッ
フ７を備えたことを特徴とする。
検出ビットを付加し、読み出し時にこれを用いてエラー
検出をして、エラーが検出された時には外部へのデータ
出力を禁止して高インピーダンスに設定される出力バッ
フ７を備えたことを特徴とする。
大容量のＲＯ〜１で、いくつものランダムな不良がある
場合でも、二つをうまく組合わせれば不良ビットを互い
に相補いあって全ビット動作させることができる。本発
明によれば、エラーが検出された時にそのＲＯＭの出力
を高インピーダンス状態にする機能を与えることにより
、特別な周辺回路を設けることなく、二つのＲＯＭを単
に並列に接続するだけでこの様なことが可能になる。
場合でも、二つをうまく組合わせれば不良ビットを互い
に相補いあって全ビット動作させることができる。本発
明によれば、エラーが検出された時にそのＲＯＭの出力
を高インピーダンス状態にする機能を与えることにより
、特別な周辺回路を設けることなく、二つのＲＯＭを単
に並列に接続するだけでこの様なことが可能になる。
いくつもの不良ビットを含むＲＯＭまで救済すれば、大
言ｆｆｉＲＯＭでも高い歩留りで実用上差支えないチッ
プを得ることができる。従って本発明によれば、大容量
のＲＯＭを安価に供給することができる。また当然一部
は全ビット良品も取れるから、二つを組合わせては使え
ないような応用にも、全ビット良品以外を全て不良品と
して捨てるよりは、安価にＲＯＭを供給することができ
る。
言ｆｆｉＲＯＭでも高い歩留りで実用上差支えないチッ
プを得ることができる。従って本発明によれば、大容量
のＲＯＭを安価に供給することができる。また当然一部
は全ビット良品も取れるから、二つを組合わせては使え
ないような応用にも、全ビット良品以外を全て不良品と
して捨てるよりは、安価にＲＯＭを供給することができ
る。
以下本発明の実施例を図面を参照して説明する。
第１図は一実施例のＲＯＭの構成を示す。これは、アド
レスが６ビツト、１ワードが４ビツトで、メモリ素子ア
レイが２５６ビツトの例である。１がメモリ素子アレイ
、３がライン選択回路（行選択回路）、４がビット選択
回路（列選択回路）である。入力バッド５に与えられた
アドレスの値により、ライン選択回路３がメモリ素子ア
レイ１の中から一つのライン（行）を選択する。更に、
入力アドレスの残りのビットを使って、ビット選択回路
４により１ワ一ド分のデータが選ばれて出力される。こ
れが、ＲＯＭの基本構成と動作である。
レスが６ビツト、１ワードが４ビツトで、メモリ素子ア
レイが２５６ビツトの例である。１がメモリ素子アレイ
、３がライン選択回路（行選択回路）、４がビット選択
回路（列選択回路）である。入力バッド５に与えられた
アドレスの値により、ライン選択回路３がメモリ素子ア
レイ１の中から一つのライン（行）を選択する。更に、
入力アドレスの残りのビットを使って、ビット選択回路
４により１ワ一ド分のデータが選ばれて出力される。こ
れが、ＲＯＭの基本構成と動作である。
この実施例では、メモリ素子アレイ１の各ライン上にエ
ラー検出のための余分なビットが付加されている。第１
図の破線で区切られた右側の領域２がこのエラー検出ビ
ット領域である。そしてライン選択回路３によりメモリ
素子アレイ１の中から一つのラインが選択された時、各
ラインからはデータと共にエラー検出のためのビットも
同時に読み出される。これらのデータは、ビット選択回
路４と同時にエラー検出回路８にも渡される。エラー検
出回路８では、各ライン上のデータをチェックして、エ
ラーが検出された時には“Ｌ ＋＋レベル出力を出す。
ラー検出のための余分なビットが付加されている。第１
図の破線で区切られた右側の領域２がこのエラー検出ビ
ット領域である。そしてライン選択回路３によりメモリ
素子アレイ１の中から一つのラインが選択された時、各
ラインからはデータと共にエラー検出のためのビットも
同時に読み出される。これらのデータは、ビット選択回
路４と同時にエラー検出回路８にも渡される。エラー検
出回路８では、各ライン上のデータをチェックして、エ
ラーが検出された時には“Ｌ ＋＋レベル出力を出す。
エラーがない時は゛Ｈ゛ルベルになる。
ＲＯＭの出力は、出力バッファ７を介して出力バッド６
に出されるが、ここで出力バッファ７にはトライステー
ト・バッファを用いている。そしてこの出力バッファ７
はエラー検出回路８により制御され、エラー検出回路８
の出力が“Ｈ″レベル時のみ、ビット選択回路４の出力
を伝達し、１１ Ｌ ＩＩレベルの時には高インピーダ
ンスになる。
に出されるが、ここで出力バッファ７にはトライステー
ト・バッファを用いている。そしてこの出力バッファ７
はエラー検出回路８により制御され、エラー検出回路８
の出力が“Ｈ″レベル時のみ、ビット選択回路４の出力
を伝達し、１１ Ｌ ＩＩレベルの時には高インピーダ
ンスになる。
このため、一つのエラー検出単位の中にエラーがあった
場合は、ＲＯＭのデータが出力されないようになってい
る。
場合は、ＲＯＭのデータが出力されないようになってい
る。
一つのライン上に１ビツトだけエラー検出ビットが付加
されている場合は、ライン全部がエラー検出単位となる
。ＲＯＭの規模が大きくなるにっれて、一つのライン上
に並ぶビットの数も多くなるから、十分なエラー検出率
を達成するためには、一つのラインをいくつかの部分（
エラー検出単位）に分け、それぞれの部分にエラー検出
ビットを付加して、各部分につきエラー検出を行なった
方がよい。第１図の実施例は、一つのラインに２ビツト
のエラー検出ビットを付加して、１ラインを二つのエラ
ー検出単位に分けた場合を示している。
されている場合は、ライン全部がエラー検出単位となる
。ＲＯＭの規模が大きくなるにっれて、一つのライン上
に並ぶビットの数も多くなるから、十分なエラー検出率
を達成するためには、一つのラインをいくつかの部分（
エラー検出単位）に分け、それぞれの部分にエラー検出
ビットを付加して、各部分につきエラー検出を行なった
方がよい。第１図の実施例は、一つのラインに２ビツト
のエラー検出ビットを付加して、１ラインを二つのエラ
ー検出単位に分けた場合を示している。
本発明で用いるエラー検出回路は、適当なビットまでの
多重エラーが検出できるものであればよい。例えば、１
重エラーが検出できる回路の簡単な例として、第２図に
示されるような、いゆわるパリティ・チェック回路を用
いればよい。これは、８ビツトのデータに１ビツトのエ
ラー検出ビットを付加しである例であるが、排他的論理
和ゲートを追加すれば、更に多くのビットの１重エラー
検出が可能になる。
多重エラーが検出できるものであればよい。例えば、１
重エラーが検出できる回路の簡単な例として、第２図に
示されるような、いゆわるパリティ・チェック回路を用
いればよい。これは、８ビツトのデータに１ビツトのエ
ラー検出ビットを付加しである例であるが、排他的論理
和ゲートを追加すれば、更に多くのビットの１重エラー
検出が可能になる。
このようにエラーがあった時に出力を禁止する機能を持
ったＲＯＭは、いくつかのエラービットを含んでいても
、同じエラー検出単位にエラーが重なっていない限り、
同じ内容をよき込んだＲＯＭ二つを単に並列接続して用
いれば、全てのビットが正常に動作するＲＯＭと同じよ
うに扱うことができる。即ち、あるアドレスが選択され
た時、どちらかのＲＯＭにエラーがあったとしても、そ
のＲＯＭの出力は禁止されて何もつながっていないのと
同じであるから、もう一方のＲＯＭの出力が正しく読み
出される。どちらのＲＯＭにもエラーがない場合は、同
じデータが同時に読み出されるから、バス上でデータが
衝突することはない。
ったＲＯＭは、いくつかのエラービットを含んでいても
、同じエラー検出単位にエラーが重なっていない限り、
同じ内容をよき込んだＲＯＭ二つを単に並列接続して用
いれば、全てのビットが正常に動作するＲＯＭと同じよ
うに扱うことができる。即ち、あるアドレスが選択され
た時、どちらかのＲＯＭにエラーがあったとしても、そ
のＲＯＭの出力は禁止されて何もつながっていないのと
同じであるから、もう一方のＲＯＭの出力が正しく読み
出される。どちらのＲＯＭにもエラーがない場合は、同
じデータが同時に読み出されるから、バス上でデータが
衝突することはない。
この場合には、バスの駆動能力が強くなるという利点が
得られる。
得られる。
本発明でエラー検出回路を用いるのは、エラー訂正回路
を用いるよりもはるかに簡単な回路で済むからである。
を用いるよりもはるかに簡単な回路で済むからである。
この理由を第３図を用いて簡単に説明する。
第３図は、二つの情報に３ビット使った例で、符号１ｏ
ｏｏと符号語１１１に情報が割当てられている場合を示
す。いま仮に、０００のデータがエラーになり０１０に
なったとしよう。これはエラーが発生したことを容易に
検出できる。エラー訂正回路を用いたとすると、０００
の元の符号語に正しく戻される。次に同じＯＯＯのデー
タが２重のエラーにより０１１になったとしよう。この
場合もエラーが発生したことは容易に検出できる。
ｏｏと符号語１１１に情報が割当てられている場合を示
す。いま仮に、０００のデータがエラーになり０１０に
なったとしよう。これはエラーが発生したことを容易に
検出できる。エラー訂正回路を用いたとすると、０００
の元の符号語に正しく戻される。次に同じＯＯＯのデー
タが２重のエラーにより０１１になったとしよう。この
場合もエラーが発生したことは容易に検出できる。
しかし、エラー訂正回路を用いたとすると、誤って１１
１のデータに訂正されてしまう。
１のデータに訂正されてしまう。
符号理論の教えるところによれば、０重エラーを正しく
検出するには、ハミング距離にしてｎ＋１ 以上離れ
ていればよいが、これを正しく訂正するには ２ｎ＋１
以上離れていなければならない。第３図はハミング距
離が３の場合であるから、１重エラーは正しく訂正され
るが、それ以上のエラーは正しく訂正されない。また、
２重エラーまでは正しく検出できる。このように、エラ
ーを検出することはそれを正しく訂正することよりもず
っと簡単なのである。
検出するには、ハミング距離にしてｎ＋１ 以上離れ
ていればよいが、これを正しく訂正するには ２ｎ＋１
以上離れていなければならない。第３図はハミング距
離が３の場合であるから、１重エラーは正しく訂正され
るが、それ以上のエラーは正しく訂正されない。また、
２重エラーまでは正しく検出できる。このように、エラ
ーを検出することはそれを正しく訂正することよりもず
っと簡単なのである。
本発明は上記した実施例に限られるものではなく−その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
第１図は本発明の一実施例のＲＯＭの構成を示す図、第
２図はそのエラー検出回路の例を示す図、第３図は符号
語のエラー検出・訂正能力を説明するための図である。 １・・・メモリ素子アレイ、２・・・エラー検出ビット
領域、３・・・ライン選択回路（行選択回路）、４・・
・ビット選択回路（列選択回路）、５・・・入力パッド
、６・・・出力パッド、７・・・出力バッファ、８・・
・エラー検出回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図
２図はそのエラー検出回路の例を示す図、第３図は符号
語のエラー検出・訂正能力を説明するための図である。 １・・・メモリ素子アレイ、２・・・エラー検出ビット
領域、３・・・ライン選択回路（行選択回路）、４・・
・ビット選択回路（列選択回路）、５・・・入力パッド
、６・・・出力パッド、７・・・出力バッファ、８・・
・エラー検出回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図
Claims (1)
- メモリ素子アレイと、このメモリ素子アレイの行線及
び列線をそれぞれ選択する行選択回路及び列選択回路と
、これら選択回路により選択されて読み出されたデータ
が正しいか否かを検出するエラー検出手段と、このエラ
ー検出手段の出力により制御され、エラー検出時に外部
へのデータ出力が禁止されて高インピーダンス状態に設
定される出力バッファとを備えたことを特徴とする読取
り専用記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027417A JPS62185300A (ja) | 1986-02-10 | 1986-02-10 | 読取り専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027417A JPS62185300A (ja) | 1986-02-10 | 1986-02-10 | 読取り専用記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62185300A true JPS62185300A (ja) | 1987-08-13 |
Family
ID=12220515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61027417A Pending JPS62185300A (ja) | 1986-02-10 | 1986-02-10 | 読取り専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62185300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773114A (ja) * | 1993-09-01 | 1995-03-17 | Nec Corp | 宇宙用デジタル計算機のメモリ制御回路 |
-
1986
- 1986-02-10 JP JP61027417A patent/JPS62185300A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773114A (ja) * | 1993-09-01 | 1995-03-17 | Nec Corp | 宇宙用デジタル計算機のメモリ制御回路 |
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