JPS6218766A - 縦形半導体装置の製造方法 - Google Patents
縦形半導体装置の製造方法Info
- Publication number
- JPS6218766A JPS6218766A JP60157818A JP15781885A JPS6218766A JP S6218766 A JPS6218766 A JP S6218766A JP 60157818 A JP60157818 A JP 60157818A JP 15781885 A JP15781885 A JP 15781885A JP S6218766 A JPS6218766 A JP S6218766A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- mask
- mask material
- psg
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、縦形半導体装置の製造方法に関するものであ
る。
る。
従来の技術
縦形半導体装置のうち、特にＭＯＳ ＦＥＴ（絶縁ダ
ート型電界効果トランジスタ）は低耐圧、低電力用デバ
イスとして良く知られていたが、最近では高耐圧、大電
力設計が可能となり、現在ではパワーデバイスとしても
使用されるようになった。
ート型電界効果トランジスタ）は低耐圧、低電力用デバ
イスとして良く知られていたが、最近では高耐圧、大電
力設計が可能となり、現在ではパワーデバイスとしても
使用されるようになった。
次に、従来の高耐圧ノ々ワーＭＯ５ＦＥＴとして知られ
ているＤ Ｓ Ａ （Ｄ目ずｕｓｌｔｌｏｎ Ｓａｔず
一＾１１ｇｎｍｅｎｔ） ［造のＦＥＴ（以下Ｄ−ＭＱ
Ｓ ＦＥＴと称する）の製造方法について第３図を）
照して説明する。
ているＤ Ｓ Ａ （Ｄ目ずｕｓｌｔｌｏｎ Ｓａｔず
一＾１１ｇｎｍｅｎｔ） ［造のＦＥＴ（以下Ｄ−ＭＱ
Ｓ ＦＥＴと称する）の製造方法について第３図を）
照して説明する。
まず、ｎ千生導体基板１上にｎ型半導体層２を形成し、
選択的にＰ土層８を形成し、その表面にダート酸化ｇ５
ａを例えば７０００にの厚みに形成する（第３図（Ａ）
）。続いて？−）電極となる多結晶シリコンノ！ターン
６ａを例えば乙０００人の厚さで形成しパターンが形成
されていない部分を開口窓として、ここに−鷹不純物、
例えば♂ロンをイオンインシラし拡散処理を行うことに
より開・口部の下方にν里半導体層４を形成する。この
フ盟半導体層４がチャンネル領域となる部分である。（
第３図（Ｂ））。次に、前記開口部の中間部に７オトプ
ロセスによりレジストミツを形成し、これら多結晶シリ
コンノぐターン６ａとレジスト膜フが形成されていない
部分の酸化１ｉ５ａをエツチングにより除去する（第３
図（Ｃ））。次に、イオンインシラによりｎ十型不純物
、例えばリン又は砒素を形成した後拡散を行うと、ｐ型
チャンネル領域上にｎ十型半導体層８が形成される。そ
の後、前記マスクツ量ターンを除去することによって第
３図（Ｄ）の構造が得られる。その後ＣＶＤ法にてＰＳ
Ｇ膜５Ｃを例えば５９００人の厚さで形成する（第３図
（Ｅ））。次に、前記ｐ十型ンース領域上の部分を異方
性のエツチングを行うことにより酸化膜５ａ及びＰＳＧ
膜Ｓｃを除去して開口部な形成する。その後、アルミ電
極９を形成して第３図（Ｆ）のごとき構造を得る。
選択的にＰ土層８を形成し、その表面にダート酸化ｇ５
ａを例えば７０００にの厚みに形成する（第３図（Ａ）
）。続いて？−）電極となる多結晶シリコンノ！ターン
６ａを例えば乙０００人の厚さで形成しパターンが形成
されていない部分を開口窓として、ここに−鷹不純物、
例えば♂ロンをイオンインシラし拡散処理を行うことに
より開・口部の下方にν里半導体層４を形成する。この
フ盟半導体層４がチャンネル領域となる部分である。（
第３図（Ｂ））。次に、前記開口部の中間部に７オトプ
ロセスによりレジストミツを形成し、これら多結晶シリ
コンノぐターン６ａとレジスト膜フが形成されていない
部分の酸化１ｉ５ａをエツチングにより除去する（第３
図（Ｃ））。次に、イオンインシラによりｎ十型不純物
、例えばリン又は砒素を形成した後拡散を行うと、ｐ型
チャンネル領域上にｎ十型半導体層８が形成される。そ
の後、前記マスクツ量ターンを除去することによって第
３図（Ｄ）の構造が得られる。その後ＣＶＤ法にてＰＳ
Ｇ膜５Ｃを例えば５９００人の厚さで形成する（第３図
（Ｅ））。次に、前記ｐ十型ンース領域上の部分を異方
性のエツチングを行うことにより酸化膜５ａ及びＰＳＧ
膜Ｓｃを除去して開口部な形成する。その後、アルミ電
極９を形成して第３図（Ｆ）のごとき構造を得る。
発明が解決しようとする問題点
前述したように、従来の縦形半導体装置においては、同
一開口部を用いてチャンネル領域の拡散とソース領域の
拡散を行っているため、次のような問題があった。すな
わち、拡散のスピーｒは、縦方向拡散よりも横方向拡散
の方が遅く、また、通常拡散は横方向に行くにしたがっ
て濃度が低くなってくる。チャンネル長が狭くなりすぎ
てソース・ドレイン間の耐圧が充分でなくなったり、チ
ャンネル長がなくなってしまってソース、Ｐレイン間の
耐圧が零になってしまうのを訪ぐため、また、チャンネ
ル領域の濃度変化による影Ｊを少なくするため、従来で
は、チャンネル４を深く例えば＋−Ｓμ虱に作り、ンー
ス頌域眉を／μ扉と狭く形成していた。このよ５にチャ
ンネル幅゛を狭くできないということは、相互コンダク
タンス９ｍを大きくとれないということになり、ｇｍを
大きくとれないのでオン抵抗を低くできないこととスイ
ッチングスピードを向上できないという大きな問題点に
つながる。また、従来ではチャンネル拡赦ノΔは主にイ
オン注入後の拡散処理によっているため中心付近に比べ
て拡散層の先端部の濃度が低くなってしまっている。こ
の種半導体装置のしきい値ｆｉＦＥＶｒｈはチャンネル
領域で一番高い濃度の所で決まる。チャンネル拡散層内
に形成されるソース領域、例えば、ソースｎ十型半導体
層がそのチャネル拡散、１の中心から先端部の方へどの
範囲まで拡散形成されるかによって、チャンネル領域で
の一番高い濃度の値が異なってくる。ところが、ソース
ｎ十型半導体層は、前述したように浅い拡散であるため
、その拡散範囲がバラツキやすい。
一開口部を用いてチャンネル領域の拡散とソース領域の
拡散を行っているため、次のような問題があった。すな
わち、拡散のスピーｒは、縦方向拡散よりも横方向拡散
の方が遅く、また、通常拡散は横方向に行くにしたがっ
て濃度が低くなってくる。チャンネル長が狭くなりすぎ
てソース・ドレイン間の耐圧が充分でなくなったり、チ
ャンネル長がなくなってしまってソース、Ｐレイン間の
耐圧が零になってしまうのを訪ぐため、また、チャンネ
ル領域の濃度変化による影Ｊを少なくするため、従来で
は、チャンネル４を深く例えば＋−Ｓμ虱に作り、ンー
ス頌域眉を／μ扉と狭く形成していた。このよ５にチャ
ンネル幅゛を狭くできないということは、相互コンダク
タンス９ｍを大きくとれないということになり、ｇｍを
大きくとれないのでオン抵抗を低くできないこととスイ
ッチングスピードを向上できないという大きな問題点に
つながる。また、従来ではチャンネル拡赦ノΔは主にイ
オン注入後の拡散処理によっているため中心付近に比べ
て拡散層の先端部の濃度が低くなってしまっている。こ
の種半導体装置のしきい値ｆｉＦＥＶｒｈはチャンネル
領域で一番高い濃度の所で決まる。チャンネル拡散層内
に形成されるソース領域、例えば、ソースｎ十型半導体
層がそのチャネル拡散、１の中心から先端部の方へどの
範囲まで拡散形成されるかによって、チャンネル領域で
の一番高い濃度の値が異なってくる。ところが、ソース
ｎ十型半導体層は、前述したように浅い拡散であるため
、その拡散範囲がバラツキやすい。
従って、このようなソースｎ十型半導体１磯の拡散の不
均一性によって、最終的に形成されるチャンネル領域の
最高濃度値が異なってしまい、しきい値電圧ｖｔｈのバ
ラツキを生じてしまっていた。
均一性によって、最終的に形成されるチャンネル領域の
最高濃度値が異なってしまい、しきい値電圧ｖｔｈのバ
ラツキを生じてしまっていた。
本発明の目的は、前述したような従来の問題点を解消し
た縦形半導体装置の製造方法を提供することである。
た縦形半導体装置の製造方法を提供することである。
問題点を解決するための手段
本発明による縦形半４本装置の製造方法は、第１４成型
の半導体基体の主面上に第１絶縁膜を形成する工程と、
該第１絶縁漠の上に半導体膜又は４電体膜を形成する工
程と、該半導体膜又は４−ＴＩＥ体ヌ上にマスク材を形
成する工程と、該マスク材を７４’ターニングする工程
と、前記パターニングされたマスク材をエツチングマス
クとして前記半導体膜又は４′一体膜をエッチングする
ことによりΔターニンクスる工程と、前記Δターニング
されたマスク材をインプランテーションマスクとして前
記第１絶縁膜を通して前記半導体基体へ第２導電盟の不
純物をイオン注入する工程と、前記マスク材を遺灰的に
エツチングしてそのマスク材のパターンエツジを後退さ
せて前記半導体膜又は導電体膜のパターンエツジ部を露
出させる工程と、前記マスク材をインプランテーション
マスクとして前記半導体λ又は導電体膜の露出されたｔ
Ｊ？ターンエツジ部及び第１范ａ膜を通して第２４４型
の不純物を前記半導体基体へイオン注入して薦コ導を屓
の第１半導体層を形成する工程と、前記マスク材を除去
する工程と、前記第７絶縁膜を通して前記第１半導体、
・−へ遺灰的に第７導電型の不純物をイオン注入して前
記半導体膜又は導電体膜の露出された４タ一ンエツジ部
の一部分の下に重なるように厖びる第７導電型の第２半
導本ｊコを形成する工程と、前記半導体膜又は導電体膜
上に第ツ絶縁膜を形成する工程と、前記第１絶縁膜に少
なくとも前記第２半導体層に達する開口部を形成する工
程と、前記開口部を通して前記第２半導体層に接し前記
第２Ｐ、縁膜を介して（」１記半導体膜又は半導体膜上
に延びる金属電極膜を形成する工程とを含む。
の半導体基体の主面上に第１絶縁膜を形成する工程と、
該第１絶縁漠の上に半導体膜又は４電体膜を形成する工
程と、該半導体膜又は４−ＴＩＥ体ヌ上にマスク材を形
成する工程と、該マスク材を７４’ターニングする工程
と、前記パターニングされたマスク材をエツチングマス
クとして前記半導体膜又は４′一体膜をエッチングする
ことによりΔターニンクスる工程と、前記Δターニング
されたマスク材をインプランテーションマスクとして前
記第１絶縁膜を通して前記半導体基体へ第２導電盟の不
純物をイオン注入する工程と、前記マスク材を遺灰的に
エツチングしてそのマスク材のパターンエツジを後退さ
せて前記半導体膜又は導電体膜のパターンエツジ部を露
出させる工程と、前記マスク材をインプランテーション
マスクとして前記半導体λ又は導電体膜の露出されたｔ
Ｊ？ターンエツジ部及び第１范ａ膜を通して第２４４型
の不純物を前記半導体基体へイオン注入して薦コ導を屓
の第１半導体層を形成する工程と、前記マスク材を除去
する工程と、前記第７絶縁膜を通して前記第１半導体、
・−へ遺灰的に第７導電型の不純物をイオン注入して前
記半導体膜又は導電体膜の露出された４タ一ンエツジ部
の一部分の下に重なるように厖びる第７導電型の第２半
導本ｊコを形成する工程と、前記半導体膜又は導電体膜
上に第ツ絶縁膜を形成する工程と、前記第１絶縁膜に少
なくとも前記第２半導体層に達する開口部を形成する工
程と、前記開口部を通して前記第２半導体層に接し前記
第２Ｐ、縁膜を介して（」１記半導体膜又は半導体膜上
に延びる金属電極膜を形成する工程とを含む。
実施例
次に、添付図面の第１図及び第２図に基づいて本発明の
実施例について本発明をより詳細に説明する。
実施例について本発明をより詳細に説明する。
第１図囚から（）Ｉは、本発明の一実施例としてのＤ
Ｓ Ａ −Ｍ ＯＳ Ｆ Ｅ Ｔの製造工程の各状態
を示す砥４＃Ｉｆｒ面図である。
Ｓ Ａ −Ｍ ＯＳ Ｆ Ｅ Ｔの製造工程の各状態
を示す砥４＃Ｉｆｒ面図である。
まず、本）Ａ明の製造方法によれば、第１図（〜に示す
よ５に、高濃度ｎ十型半導体基板１上に、これよりも低
濃度で、例えば、比抵抗がｇ〜／２Ωαで厚さが２３〜
３０μｍ程のｎ型エピタキシャル；Ｑ ２を成長させた
後、例えば、厚さｇｏｏｎ程度の厚さのダート用絶縁膜
である酸化ｆｉ５ａを表面に形成する。
よ５に、高濃度ｎ十型半導体基板１上に、これよりも低
濃度で、例えば、比抵抗がｇ〜／２Ωαで厚さが２３〜
３０μｍ程のｎ型エピタキシャル；Ｑ ２を成長させた
後、例えば、厚さｇｏｏｎ程度の厚さのダート用絶縁膜
である酸化ｆｉ５ａを表面に形成する。
次に、この上にｙ−ト電極用多結品シリコン膜６ａを約
３０００〜’Ｉ ００ （７Ａ程度の厚さに形成し、胱
いて、ＣＶＤ法にて、高濃度リンがドープされているＰ
ＳＧ膜５ｂを約６００θＡ厚に形成し、厚さ約／μ諷程
度のフォトレジスト膜を用いて選択的に前記ＰＳＧ膜５
ｂとダート多結晶シリコンＪ５ｍを等方的にエツチング
し、該エツチング部がオーバーハング状に形成されるよ
うにする。
３０００〜’Ｉ ００ （７Ａ程度の厚さに形成し、胱
いて、ＣＶＤ法にて、高濃度リンがドープされているＰ
ＳＧ膜５ｂを約６００θＡ厚に形成し、厚さ約／μ諷程
度のフォトレジスト膜を用いて選択的に前記ＰＳＧ膜５
ｂとダート多結晶シリコンＪ５ｍを等方的にエツチング
し、該エツチング部がオーバーハング状に形成されるよ
うにする。
続いて、７オトレジスＮＲ）ａを使ってｐｆｉの不純＃
８ａをイオン注入した状態を第１図（Ｂ）に示している
。
８ａをイオン注入した状態を第１図（Ｂ）に示している
。
次に、第１図（Ｃ）に示すように、例えば、７％フッ酸
等でＰＳＧ設５ｂだげ選択的にリバースエツチングし、
パターンエツジを後退させて、多結晶シリコンｇ６ｍの
パターンエツジ部６ ａｌヲ、８に出すせる。
等でＰＳＧ設５ｂだげ選択的にリバースエツチングし、
パターンエツジを後退させて、多結晶シリコンｇ６ｍの
パターンエツジ部６ ａｌヲ、８に出すせる。
その後、第１図（Ｄ）に示すように、フォトレゾスト膜
？ａを除去後、Δターンエツジが後退したＰＳＧ膜５ｂ
をマスクに、例えばＢ＋ イオンをドーズ量３×／θ１
５ｃＩ！Ｌ−２、加速エネルギー７３０〜２００ Ｋ＠
ＶでＰＳＧ膜Ｉｓｂのパターンエツジを後退させた時露
出した多結晶シリコン膜６ａのエツジ部６ ａｌ 及
び酸化膜５ａを通過させるようにしてｐｆｉ不純物４ａ
をイオン注入する。この時、ＰＳＧ膜５ｂがインプラン
テーションマスクなるため、ＰＳＧ膜５ｂの直下のｎ型
半導体基体ｚ中へはｐ型不純物４ａは注入されない。ｐ
型不純物４ａは、多結晶シリコン膜６ａの露出したエツ
ジ部６ ａｌ と酸化膜５ａを通してｎ型半導体２へ
注入され、そこに、ｐ型のチャンネル領域となるｐ捜半
導体層４ｂが基体２の主面に沿５方向にて濃度勾配なく
形成される。すなわち、ＰＳＧ膜Ｓｂを選択的にエツチ
ングした後、熱処理を施すことによって、チャネル領域
形成予定部のｐｍ半導体層４ｂが形成される。この状態
を第１図（Ｅ）に示している。
？ａを除去後、Δターンエツジが後退したＰＳＧ膜５ｂ
をマスクに、例えばＢ＋ イオンをドーズ量３×／θ１
５ｃＩ！Ｌ−２、加速エネルギー７３０〜２００ Ｋ＠
ＶでＰＳＧ膜Ｉｓｂのパターンエツジを後退させた時露
出した多結晶シリコン膜６ａのエツジ部６ ａｌ 及
び酸化膜５ａを通過させるようにしてｐｆｉ不純物４ａ
をイオン注入する。この時、ＰＳＧ膜５ｂがインプラン
テーションマスクなるため、ＰＳＧ膜５ｂの直下のｎ型
半導体基体ｚ中へはｐ型不純物４ａは注入されない。ｐ
型不純物４ａは、多結晶シリコン膜６ａの露出したエツ
ジ部６ ａｌ と酸化膜５ａを通してｎ型半導体２へ
注入され、そこに、ｐ型のチャンネル領域となるｐ捜半
導体層４ｂが基体２の主面に沿５方向にて濃度勾配なく
形成される。すなわち、ＰＳＧ膜Ｓｂを選択的にエツチ
ングした後、熱処理を施すことによって、チャネル領域
形成予定部のｐｍ半導体層４ｂが形成される。この状態
を第１図（Ｅ）に示している。
その後、第１図（Ｆ）に示すように、酸素ガス雰囲気に
て熱処理を施し、酸化膜５Ｃを形成し、選択的にフォト
レジスト・９ターン？ｂを形成し、そして、フォトレジ
ストツクターン７ｂをマスクに選択的に１例えば、リン
あるいはヒ素等の高濃度、ｎ＋型不純物８ａをイオン注
入する。
て熱処理を施し、酸化膜５Ｃを形成し、選択的にフォト
レジスト・９ターン？ｂを形成し、そして、フォトレジ
ストツクターン７ｂをマスクに選択的に１例えば、リン
あるいはヒ素等の高濃度、ｎ＋型不純物８ａをイオン注
入する。
その後、第１図（Ｑに示すように、フオトレソス）膜７
ｂを除去後、ＣＶＯ法にて形成したＰＳＧｌ［５膜を約
５ｏｏｏＡ厚に形成し、パッシベーション膜とし、熱処
理を施して、ソーモロ十型半導体）Ｈ８を形成する。
ｂを除去後、ＣＶＯ法にて形成したＰＳＧｌ［５膜を約
５ｏｏｏＡ厚に形成し、パッシベーション膜とし、熱処
理を施して、ソーモロ十型半導体）Ｈ８を形成する。
最後に、第１図（Ｆｇに示すように、再度フォトエツチ
ング技術にてコンタクトホールを開口した後、金属電極
膜のうち、例えば、Ｍ膜９を約３μｍ程度、選択的に形
成することによって、列えば、ソース、ドレイン間耐圧
■ｏｓｓ中２５０〜３ｓｏｖ程度のＤＳＡ−ＭＯＳ
ＦＥＴを完成する。第２図は、第７図（四の平面図であ
る。
ング技術にてコンタクトホールを開口した後、金属電極
膜のうち、例えば、Ｍ膜９を約３μｍ程度、選択的に形
成することによって、列えば、ソース、ドレイン間耐圧
■ｏｓｓ中２５０〜３ｓｏｖ程度のＤＳＡ−ＭＯＳ
ＦＥＴを完成する。第２図は、第７図（四の平面図であ
る。
尚、前述の実施例では、フォトレゾスト膜７ａをマスク
に多結晶シリコン膜６ａを等方的にエツチングしたので
あるが、本発明は、これに限らず、フォトレゾスト膜〕
ａをマスクに多結晶シリコン膜６−を異方的にエツチン
グしてもよい。また、前述の実ｉＪ匁例では、不純物８
ａをイオン注入した後にＰＳＧ膜５ｂをリバースエツチ
ングしたのであるが、本発明は、これに限らず、ＰＳＧ
膜５ｂをリバースエツチングした後に、不純物３ａをイ
オン注入してもよい。
に多結晶シリコン膜６ａを等方的にエツチングしたので
あるが、本発明は、これに限らず、フォトレゾスト膜〕
ａをマスクに多結晶シリコン膜６−を異方的にエツチン
グしてもよい。また、前述の実ｉＪ匁例では、不純物８
ａをイオン注入した後にＰＳＧ膜５ｂをリバースエツチ
ングしたのであるが、本発明は、これに限らず、ＰＳＧ
膜５ｂをリバースエツチングした後に、不純物３ａをイ
オン注入してもよい。
発明の効果
本発明による縦形半導体装置のＡ遣方法によれば、チャ
ンネル領域４ｂが主として多結晶シリコン膜６ａの露出
したエツジ部６ ａｌ 及び酸化膜５ａを通してのイ
オンインプランテーショ／によって主として形成される
ので、半導体基体２の主面に沿う方向の］度を一定なも
のとすることができる。従って、ソース領域８の形成と
は無１係に、チャンネル領域４ｂの長さを可能な限り小
さく作ることができ、相互コンダクタンスｇｍを太キ（
でき、オン抵抗を低（でき、スイッチングスピードを上
げることができる。また、チャンネル領域４ｂ１７Ｄｆ
ｉ度が一定であるので、ソース領域８の拡散の不均一性
によっても、チャンネル領域４ｂでの最高濃度値が変わ
ることはないので、しきい値電％ ｖｔｌｌのバラツキ
が生じることもない。
ンネル領域４ｂが主として多結晶シリコン膜６ａの露出
したエツジ部６ ａｌ 及び酸化膜５ａを通してのイ
オンインプランテーショ／によって主として形成される
ので、半導体基体２の主面に沿う方向の］度を一定なも
のとすることができる。従って、ソース領域８の形成と
は無１係に、チャンネル領域４ｂの長さを可能な限り小
さく作ることができ、相互コンダクタンスｇｍを太キ（
でき、オン抵抗を低（でき、スイッチングスピードを上
げることができる。また、チャンネル領域４ｂ１７Ｄｆ
ｉ度が一定であるので、ソース領域８の拡散の不均一性
によっても、チャンネル領域４ｂでの最高濃度値が変わ
ることはないので、しきい値電％ ｖｔｌｌのバラツキ
が生じることもない。
第１図は本発明の一実施例としてのＤＳＡ−ＭＯＳ
ＦＥＴの製造工程の各状態を示す概略断面図、第２囚は
、第１図（）Ｏの平面図、第３図は従来のＯＳ＾−ＭＯ
Ｓ ＦＥＴの製造工程の各状態を示す概略断面図であ
る。 ｌ・・・・ｎ十皇半４体基板、２・・・・ｎ型エピタキ
シャル／ｉ、４ａ・・・・ｐ型不純物、４ｂ・・・・・
ｐ型半４体層、５ ａ、 ５ ｃ・・・−酸化膜、５
ｂ、 ５ ｄ、、、。 ＰＳＧ膜、６ａ・・・・多結晶シリコン膜、６ ａｌ・
、。 露出したエツジ部、？ａ、７ｂ・・・・フォトレジスト
膜、８・・・・ンースｎ十型半導体層、９・・・金属シ
極膜。 第３図 ４ ｔ ４１
ＦＥＴの製造工程の各状態を示す概略断面図、第２囚は
、第１図（）Ｏの平面図、第３図は従来のＯＳ＾−ＭＯ
Ｓ ＦＥＴの製造工程の各状態を示す概略断面図であ
る。 ｌ・・・・ｎ十皇半４体基板、２・・・・ｎ型エピタキ
シャル／ｉ、４ａ・・・・ｐ型不純物、４ｂ・・・・・
ｐ型半４体層、５ ａ、 ５ ｃ・・・−酸化膜、５
ｂ、 ５ ｄ、、、。 ＰＳＧ膜、６ａ・・・・多結晶シリコン膜、６ ａｌ・
、。 露出したエツジ部、？ａ、７ｂ・・・・フォトレジスト
膜、８・・・・ンースｎ十型半導体層、９・・・金属シ
極膜。 第３図 ４ ｔ ４１
Claims (6)
- （１）第１導電型の半導体基体の主面上に第１絶縁膜を
形成する工程と、該第１絶縁膜の上に半導体膜又は導電
体膜を形成する工程と、該半導体膜又は導電体膜上にマ
スク材を形成する工程と、該マスク材をパターニングす
る工程と、前記パターニングされたマスク材をエッチン
グマスクとして前記半導体膜又は導電体膜をエッチング
することによりパターニングする工程と、前記パターニ
ングされたマスク材をインプランテーションマスクとし
て前記第１絶縁膜を通して前記半導体基体へ第２導電型
の不純物をイオン注入する工程と、前記マスク材を選択
的にエッチングしてそのマスク材のパターンエッジを後
退させて前記半導体膜又は導電体膜のパターンエッジ部
を露出させる工程と、前記マスク材をインプランテーシ
ョンマスクとして前記半導体膜又は導電体膜の露出され
たパターンエッジ部及び第１絶縁膜を通して第２導電型
の不純物を前記半導体基体へイオン注入して第２導電型
の第１半導体層を形成する工程と、前記マスク材を除去
する工程と、前記第１絶縁膜を通して前記第１半導体層
へ選択的に第１導電型の不純物をイオン注入して前記半
導体膜又は導電体膜の露出されたパターンエッジ部の一
部分の下に重なるように延びる第１導電型の第２半導体
層を形成する工程と、前記半導体膜又は導電体膜上に第
２絶縁膜を形成する工程と、前記第１絶縁膜に少なくと
も前記第２半導体層に達する開口部を形成する工程と、
前記開口部を通して前記第２半導体層に接し前記第２絶
縁膜を介して前記半導体膜又は導電体膜上に延びる金属
電極膜を形成する工程とを含むことを特徴とする縦形半
導体装置の製造方法。 - （２）前記マスク材は、ＰＳＧ膜と該ＰＳＧ膜の上に形
成したフォトレジスト膜とからなり、前記マスク材をパ
ターニングする前記工程は、前記フォトレジスト膜をエ
ッチングによつてパターニングすることを含み、前記半
導体膜又は導電体膜をパターニングする前記工程は、前
記パターニングされたフォトレジスト膜をエッチングマ
スクとして前記ＰＳＧ膜及び前記半導体膜又は導電体膜
をエッチングすることによつて行なわれる特許請求の範
囲第（１）項記載の縦形半導体装置の製造方法。 - （３）前記ＰＳＧ膜及び前記半導体膜又は導電体膜の前
記エッチングは、等方的になされる特許請求の範囲第（
２）項記載の縦形半導体装置の製造方法。 - （４）前記ＰＳＧ膜及び前記半導体膜又は導電体膜の前
記エッチングは、異方的になされる特許請求の範囲第（
２）項記載の縦形半導体装置の製造方法。 - （５）前記パターニングされたマスク材をインプランテ
ーションマスクとして前記第１絶縁膜を通して前記半導
体基体へ第２導電型の不純物をイオン注入する前記工程
は、前記ＰＳＧ膜を選択的にエッチングしてそのＰＳＧ
膜のパターンエッジを後退させて前記半導体膜又は導電
体膜のパターンエッジ部を露出させる前に、前記パター
ニングされたフォトレジスト膜をインプランテーション
マスクとして行なわれる特許請求の範囲第（２）項又は
第（３）項又は第（４）項記載の縦形半導体装置の製造
方法。 - （６）前記パターンニングされたマスク材をインプラン
テーションマスクとして前記第１絶縁膜を通して前記半
導体基体へ第２導電型の不純物をイオン注入する前記工
程は、前記ＰＳＧ膜を選択的にエッチングしてそのＰＳ
Ｇ膜のパターンエッジを後退させて前記半導体膜又は導
電体膜のパターンエッジ部を露出させた後に、前記パタ
ーニングされたフォトレジスト膜をインプランテーショ
ンマスクとして行なわれる特許請求の範囲第（２）項又
は第（３）項又は第（４）項記載の縦形半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157818A JPS6218766A (ja) | 1985-07-17 | 1985-07-17 | 縦形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157818A JPS6218766A (ja) | 1985-07-17 | 1985-07-17 | 縦形半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218766A true JPS6218766A (ja) | 1987-01-27 |
Family
ID=15657972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157818A Pending JPS6218766A (ja) | 1985-07-17 | 1985-07-17 | 縦形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173523A (ja) * | 2004-12-20 | 2006-06-29 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
-
1985
- 1985-07-17 JP JP60157818A patent/JPS6218766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173523A (ja) * | 2004-12-20 | 2006-06-29 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4419809A (en) | Fabrication process of sub-micrometer channel length MOSFETs | |
| US4798810A (en) | Method for manufacturing a power MOS transistor | |
| JPH04102317A (ja) | 半導体装置の製造方法 | |
| US4637128A (en) | Method of producing semiconductor device | |
| JP2002299620A (ja) | 炭化珪素半導体装置の製造方法 | |
| US4816882A (en) | Power MOS transistor with equipotential ring | |
| JPH0532911B2 (ja) | ||
| US5879995A (en) | High-voltage transistor and manufacturing method therefor | |
| JPH10229193A (ja) | コンタクト窓からベース注入されたｐチャネルｍｏｓゲート制御素子の製造方法及び半導体素子 | |
| US4261761A (en) | Method of manufacturing sub-micron channel width MOS transistor | |
| US6451645B1 (en) | Method for manufacturing semiconductor device with power semiconductor element and diode | |
| JPH10270680A (ja) | Ｍｏｓゲート半導体装置 | |
| JPS6218766A (ja) | 縦形半導体装置の製造方法 | |
| JPS628568A (ja) | 縦形半導体装置及びその製造方法 | |
| JPH08213601A (ja) | 半導体装置とその製造方法 | |
| JP3031282B2 (ja) | 半導体装置 | |
| JPS6218769A (ja) | 縦形半導体装置及びその製造方法 | |
| JPS5952878A (ja) | 半導体装置の製造方法 | |
| JPH07273327A (ja) | 半導体装置の製造方法 | |
| JPH01175259A (ja) | 半導体装置及びその製造方法 | |
| JP3319430B2 (ja) | 半導体装置の製造方法 | |
| JPS6229165A (ja) | 縦形半導体装置の製造方法 | |
| JPS62195176A (ja) | 半導体装置の製造方法 | |
| JPS6151974A (ja) | 半導体装置の製造方法 | |
| JPS6156448A (ja) | 相補型半導体装置の製造方法 |