JPS6218769A - 縦形半導体装置及びその製造方法 - Google Patents
縦形半導体装置及びその製造方法Info
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- JPS6218769A JPS6218769A JP60157821A JP15782185A JPS6218769A JP S6218769 A JPS6218769 A JP S6218769A JP 60157821 A JP60157821 A JP 60157821A JP 15782185 A JP15782185 A JP 15782185A JP S6218769 A JPS6218769 A JP S6218769A
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
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- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
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- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
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- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
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- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、縦形構造Ｍｉｓ型半導体装附等の縦形半導体
装置及びその製造方法に関するものである。
装置及びその製造方法に関するものである。
従来の技術
Ｍｌ’３型半導体装置のうち、特にＭＯＳ ＦＥＴ（
絶縁ゲート型電界効果トランジスタ）は低耐圧、低電力
用デバイスとして良く知られていたが、最近では高耐圧
、大電力設計が可能となり、現在ではパワーデバイスと
しても使用されるようになった。
絶縁ゲート型電界効果トランジスタ）は低耐圧、低電力
用デバイスとして良く知られていたが、最近では高耐圧
、大電力設計が可能となり、現在ではパワーデバイスと
しても使用されるようになった。
次に、従来の高耐圧パワーＭＯ８ＦＥＴとして知られて
いるＤ Ｓ Ａ （Ｄｌｆｆｕｓｌｔｌｏｎ Ｓｅｌｆ
−Ａｌｌ−ｇｎｍｅｎｔ）構造のＦＥＴ（以下Ｄ−ＭＯ
３ＦＥＴと称する）の製造方法について第３図を参照し
て説明する。
いるＤ Ｓ Ａ （Ｄｌｆｆｕｓｌｔｌｏｎ Ｓｅｌｆ
−Ａｌｌ−ｇｎｍｅｎｔ）構造のＦＥＴ（以下Ｄ−ＭＯ
３ＦＥＴと称する）の製造方法について第３図を参照し
て説明する。
副型半導体基板１上にｎ型エピタキシャル成長層２を例
えば比抵抗／θ〜２ＳΩの、厚み３０〜６０μｍ形成後
、表面からＰ 型半導体層８を形成する。その後、ゲー
ト酸化膜５ａを約１０００人形成した様子を第３図（Ａ
ｌに示す。
えば比抵抗／θ〜２ＳΩの、厚み３０〜６０μｍ形成後
、表面からＰ 型半導体層８を形成する。その後、ゲー
ト酸化膜５ａを約１０００人形成した様子を第３図（Ａ
ｌに示す。
次に、ゲート電極となる多結晶シリコンノ９ター７６を
例えば乙０００人の厚さで形成しパターンが形成されて
いない部分を開口窓として、ここにＰ型不純物、例えば
ボロンをイオンインプラし拡散処理を行うことにより開
口部の下方にＰ型半導体層４を形成する。この様子を、
第３図（Ｂｌに示す。
例えば乙０００人の厚さで形成しパターンが形成されて
いない部分を開口窓として、ここにＰ型不純物、例えば
ボロンをイオンインプラし拡散処理を行うことにより開
口部の下方にＰ型半導体層４を形成する。この様子を、
第３図（Ｂｌに示す。
このＰ型半導体層４がチャンネル領域となる部分である
。
。
次に、前記開口部の中間部にフォトプロセスによシレジ
スト膜７を形既し、これら多結晶シリコンノＪ？ターン
６とレジスト膜パターン７が形成されていない部分の酸
化膜５ａをエツチングにより除去する。この様子を第３
図（Ｃ１に示す。
スト膜７を形既し、これら多結晶シリコンノＪ？ターン
６とレジスト膜パターン７が形成されていない部分の酸
化膜５ａをエツチングにより除去する。この様子を第３
図（Ｃ１に示す。
次に、イオンインプラによシｎ 型不純物、例えばリン
又は砒素等を打込みその後熱拡散、熱酸化を行うことに
よってＰ型チャンネル領域上に計型半導体Ｎ（ソース領
域）８が形成される。この様子を第３図（０）に示す。
又は砒素等を打込みその後熱拡散、熱酸化を行うことに
よってＰ型チャンネル領域上に計型半導体Ｎ（ソース領
域）８が形成される。この様子を第３図（０）に示す。
その後ＣＶＤ法にてＰＳＧ膜５Ｃを例えばｇｏｏｏ人の
厚さで形成する。この様子を第３図（Ｅ）に示す。
厚さで形成する。この様子を第３図（Ｅ）に示す。
次に、Ｐ＋型ソース領域８上の部分を異方性のエツチン
グを行うことによ、９ｐｓＧ膜５Ｃを除去して開口部を
形成し、その後、アルミ電極膜９を形成して、第３図（
Ｆ）に示す如き構造を得る。第り図は、第３図（Ｆｌの
構造を平面図にて示しておシ、第３図（Ｆ）は、第７図
のＡ −Ａ’ 線断面図である。
グを行うことによ、９ｐｓＧ膜５Ｃを除去して開口部を
形成し、その後、アルミ電極膜９を形成して、第３図（
Ｆ）に示す如き構造を得る。第り図は、第３図（Ｆｌの
構造を平面図にて示しておシ、第３図（Ｆ）は、第７図
のＡ −Ａ’ 線断面図である。
発明が解決しようとする問題点
従来構造において、スイッチングスピードヲ増す方法と
して、チャンネル長を小さくし、相互コンダクタンスＰ
７Ｆ！ を大きくする方法のほかに、ゲート絶縁膜を
薄くする方法がある。この方法によるとゲート絶縁膜が
薄いため、しきい値電圧が小さくなシ、スイッチングス
ピードも増すが、それに伴なって、ゲート・ドレイン間
の容量が増大し、むしろ最終的にはスイッチングスピー
ドが遅くなってしまう。また、他の方法として、ゲート
抵抗と呼ばれる、ゲート電極の配線抵抗を小さくするこ
とによって、更に効率よくスイッチングスピ−ドを向上
させることが可能である。しかしながら、一般的には、
従来構造のＤ−ＭＯＳ ＦＥＴのゲート電極材料は、
シリコンゲートと呼ばれ、多くは多結晶シリコン膜を用
いている。ゲート抵抗を下げるために多結晶シリコン膜
を厚くする場合には、この多結晶シリコン膜上に絶縁膜
を介して設けられるソースＡｅ 電極が、その多結晶シ
リコン膜の厚さのために断切れしてしまうことがあった
。
して、チャンネル長を小さくし、相互コンダクタンスＰ
７Ｆ！ を大きくする方法のほかに、ゲート絶縁膜を
薄くする方法がある。この方法によるとゲート絶縁膜が
薄いため、しきい値電圧が小さくなシ、スイッチングス
ピードも増すが、それに伴なって、ゲート・ドレイン間
の容量が増大し、むしろ最終的にはスイッチングスピー
ドが遅くなってしまう。また、他の方法として、ゲート
抵抗と呼ばれる、ゲート電極の配線抵抗を小さくするこ
とによって、更に効率よくスイッチングスピ−ドを向上
させることが可能である。しかしながら、一般的には、
従来構造のＤ−ＭＯＳ ＦＥＴのゲート電極材料は、
シリコンゲートと呼ばれ、多くは多結晶シリコン膜を用
いている。ゲート抵抗を下げるために多結晶シリコン膜
を厚くする場合には、この多結晶シリコン膜上に絶縁膜
を介して設けられるソースＡｅ 電極が、その多結晶シ
リコン膜の厚さのために断切れしてしまうことがあった
。
更Ｋまた、従来のＤ−ＭＯＳ ＦＥＴは、同一の拡散
窓からチャンネル領域の不純物拡散とソース領域の不純
物拡散を行なっている。そのため、チャンネル領域に濃
度勾配が生じ、ソースｎ＋型不純物拡散の不均一性によ
ってしきい値電圧のバラツキが生じ、生産性コストを著
しく低下させていた。
窓からチャンネル領域の不純物拡散とソース領域の不純
物拡散を行なっている。そのため、チャンネル領域に濃
度勾配が生じ、ソースｎ＋型不純物拡散の不均一性によ
ってしきい値電圧のバラツキが生じ、生産性コストを著
しく低下させていた。
その上、従来構造では、極めて薄いゲート酸化膜上にゲ
ート電極用の多結晶シリコンパターンを配置しており、
ゲート多結晶シリコンパターンエツジに電界が集中して
、充分なｒ−ト耐圧が得られず、また、ゲート酸化膜の
破壊が生じ、ゲート耐圧が零となってしまうこともしば
しば生じていた。
ート電極用の多結晶シリコンパターンを配置しており、
ゲート多結晶シリコンパターンエツジに電界が集中して
、充分なｒ−ト耐圧が得られず、また、ゲート酸化膜の
破壊が生じ、ゲート耐圧が零となってしまうこともしば
しば生じていた。
本発明の目的は、前述したような従来技術の問題点を解
消した縦形半導体装置及びその製造方法を提供すること
である。
消した縦形半導体装置及びその製造方法を提供すること
である。
問題点を解決するだめの手段
本発明によれば、一導電型の半導体基体の主面上に絶縁
膜を介してゲート電極を有し該ｙ−ト電極のパターンエ
ツジに沿った前記半導体基体の主面にチャンネル領域と
ソース領域とを有し、前記半導体基体をドレイン領域と
する縦形半導体装直において、前記ゲート電極の中心部
は、そのゲート電極の厚さより厚い絶縁物によって分断
されており、該絶縁物の前記分断部に隣接した部分の上
面は、前記ゲート電極の上面へ滑めらかに移行する形状
とされる。
膜を介してゲート電極を有し該ｙ−ト電極のパターンエ
ツジに沿った前記半導体基体の主面にチャンネル領域と
ソース領域とを有し、前記半導体基体をドレイン領域と
する縦形半導体装直において、前記ゲート電極の中心部
は、そのゲート電極の厚さより厚い絶縁物によって分断
されており、該絶縁物の前記分断部に隣接した部分の上
面は、前記ゲート電極の上面へ滑めらかに移行する形状
とされる。
また、本発明によれば、前述したような構造の縦形半導
体装置の製造方法は、前記一導電型の半導体基体を準備
し、該半導体基体の主面に選択的に該半導体基体とは逆
導電型の第７半導体層を形成する工程と、前記半導体基
体の主面上に前記絶縁膜となる第１絶縁膜を形成する工
程と、該第１絶縁膜上に前記ゲート電極となる第１半導
体膜を形成する工程と、該第１半導体膜上に耐酸化絶縁
膜を形成する工程と、前記ｃ−ト＝極を形成すべき前記
第１半導体膜の上に前記耐酸化絶縁膜を残すように前記
耐酸化絶縁膜を選択的にエツチングする工程と、該耐酸
化絶縁膜をエツチングした部分の前記第１半導体膜を酸
化して前記ゲート１ｇ極を分断する前記絶縁物を形成す
る工程と、前記第１半導体膜を拡散マスクに、前記半導
体基体とは逆導電型であって前記第１半導体層よりは濃
度の低い前記チャンネル領域を形成する第２半導体層を
形成し、前記半導体基体と同じ導電型であって前記第λ
半導体層よりも浅い前記ソース領域となる第３半導体層
を形成する工程とを含む。
体装置の製造方法は、前記一導電型の半導体基体を準備
し、該半導体基体の主面に選択的に該半導体基体とは逆
導電型の第７半導体層を形成する工程と、前記半導体基
体の主面上に前記絶縁膜となる第１絶縁膜を形成する工
程と、該第１絶縁膜上に前記ゲート電極となる第１半導
体膜を形成する工程と、該第１半導体膜上に耐酸化絶縁
膜を形成する工程と、前記ｃ−ト＝極を形成すべき前記
第１半導体膜の上に前記耐酸化絶縁膜を残すように前記
耐酸化絶縁膜を選択的にエツチングする工程と、該耐酸
化絶縁膜をエツチングした部分の前記第１半導体膜を酸
化して前記ゲート１ｇ極を分断する前記絶縁物を形成す
る工程と、前記第１半導体膜を拡散マスクに、前記半導
体基体とは逆導電型であって前記第１半導体層よりは濃
度の低い前記チャンネル領域を形成する第２半導体層を
形成し、前記半導体基体と同じ導電型であって前記第λ
半導体層よりも浅い前記ソース領域となる第３半導体層
を形成する工程とを含む。
実施例
次に、添付図面の第１図及び第２図に基づいて本発明の
実施例について本発明をより詳細に説明する。
実施例について本発明をより詳細に説明する。
第１図（Ａ）から（Ｆｌは、本発明の一実施例としての
ＤＳＡ−ＭＯＳ ＦＥＴの製造工程を説明するための
断面構造図である。以下、この第１図を参照して、本発
明のこの実施例の製造方法について説明する。
ＤＳＡ−ＭＯＳ ＦＥＴの製造工程を説明するための
断面構造図である。以下、この第１図を参照して、本発
明のこの実施例の製造方法について説明する。
まず、ｎ＋型半導体基板１上に、これよりも低濃度のｎ
型半導体層２を形成後、選択的にＰ＋型拡散層８を形成
した後、表面にゲート酸化膜５ａを、例えば、１ｏｏｏ
人の厚さで形威し、更にその上に５ｏｏｏＡの厚さでゲ
ート電極用多結晶シリコン膜６を形成し、更にその上に
耐酸化絶縁膜１１を形成する。この様子を第１図（Ａ）
に示している。続いて、第１図（Ｂ）に示すように、フ
ォトエツチング技術によって耐酸化絶縁膜１１を選択的
にエツチングする。この耐酸化絶縁膜の選択エツチング
は、例えば、フレオンガスと水素ガスの混合ガスエッチ
ャントを用いて、リアクティブイオンエツチングを行な
うことによって行なわれ、ゲート電極として多結晶シリ
コン膜６を残すべき位置に耐酸化絶縁膜１１を残すよう
にする。
型半導体層２を形成後、選択的にＰ＋型拡散層８を形成
した後、表面にゲート酸化膜５ａを、例えば、１ｏｏｏ
人の厚さで形威し、更にその上に５ｏｏｏＡの厚さでゲ
ート電極用多結晶シリコン膜６を形成し、更にその上に
耐酸化絶縁膜１１を形成する。この様子を第１図（Ａ）
に示している。続いて、第１図（Ｂ）に示すように、フ
ォトエツチング技術によって耐酸化絶縁膜１１を選択的
にエツチングする。この耐酸化絶縁膜の選択エツチング
は、例えば、フレオンガスと水素ガスの混合ガスエッチ
ャントを用いて、リアクティブイオンエツチングを行な
うことによって行なわれ、ゲート電極として多結晶シリ
コン膜６を残すべき位置に耐酸化絶縁膜１１を残すよう
にする。
続いて、第１図（Ｃ）に示すように、酸化工程を施し、
露出した部分の多結晶シリコン）ｌａ６（ｎ型半導体層
２の一部を含んでもよい）を選択的に酸化し、約／μｍ
の厚みの酸化膜５ ｄ、及び５ｄ２を形成する。この際
、特に、ゲート電極となる多結晶シリコン膜６を分断し
ている絶縁物となる酸化膜５ ｄ、 は、その多結晶
シリコン膜６の厚さより厚くされていて、この酸化膜５
ｄ、 の分断部、すなわち多結晶シリコン膜６に隣
接した部分の上面は、それら多結晶シリコン膜６の上面
へ滑めらかに移行する形状とされる。
露出した部分の多結晶シリコン）ｌａ６（ｎ型半導体層
２の一部を含んでもよい）を選択的に酸化し、約／μｍ
の厚みの酸化膜５ ｄ、及び５ｄ２を形成する。この際
、特に、ゲート電極となる多結晶シリコン膜６を分断し
ている絶縁物となる酸化膜５ ｄ、 は、その多結晶
シリコン膜６の厚さより厚くされていて、この酸化膜５
ｄ、 の分断部、すなわち多結晶シリコン膜６に隣
接した部分の上面は、それら多結晶シリコン膜６の上面
へ滑めらかに移行する形状とされる。
次に、フォトエツチング技術によって酸化膜５ｄ２ を
選択的にエツチングし、酸化膜５ｄ２ をエツチングし
た部分に再度約ＳＯＯ人の厚の酸化膜５ｅを形成する。
選択的にエツチングし、酸化膜５ｄ２ をエツチングし
た部分に再度約ＳＯＯ人の厚の酸化膜５ｅを形成する。
そして、イオン注入を施してチャンネル領域を形成する
Ｐ型半導体虐４を形成する。この様子を第１図（０）に
示している。
Ｐ型半導体虐４を形成する。この様子を第１図（０）に
示している。
その後、第１図（ε）に示すように、選択的にソース層
型半導体層８を形成し、再度酸化工程を施し、約−０θ
θＡの酸化膜５ｆを選択的に形成して、その後、耐酸化
絶縁膜１１をエツチング除去する。
型半導体層８を形成し、再度酸化工程を施し、約−０θ
θＡの酸化膜５ｆを選択的に形成して、その後、耐酸化
絶縁膜１１をエツチング除去する。
次に、第１図（Ｆ）に示すように、ＣＶＯ法にて、ＰＳ
Ｇ膜５Ｃを、例えば、！ｒ００θ人の厚みで形成し、熱
処理を施し、その後、コンタクトホールを開口して、Ａ
ｅ 金属電Ｓ膜９を、例えば、３．５μｍ程度の厚さ
に選択的に形成してＤ Ｓ Ａ −ＭＯ’５ＦＥＴを完
成する。この実施例では、酸化膜５ｆは、ゲート電極６
の絶縁物５ ｄ、 の反対側のパターンエツジの側に
残されている。
Ｇ膜５Ｃを、例えば、！ｒ００θ人の厚みで形成し、熱
処理を施し、その後、コンタクトホールを開口して、Ａ
ｅ 金属電Ｓ膜９を、例えば、３．５μｍ程度の厚さ
に選択的に形成してＤ Ｓ Ａ −ＭＯ’５ＦＥＴを完
成する。この実施例では、酸化膜５ｆは、ゲート電極６
の絶縁物５ ｄ、 の反対側のパターンエツジの側に
残されている。
第２図は、本発明による別の実施例としてのＤＳＡ−Ｍ
ＯＳ ＦＥＴの断面構造を示す第１図（Ｆ）と同様の
図である。この第２図のＤ ’３ Ａ −ＭＯＳＦＥＴ
では、特に、ゲート配線抵抗を下げるために、絶縁物５
ｄ、 によって分断された多結晶シリコンゲート電
極６を、それらゲート電極６及び絶縁物５ ｄ、 上
に形成した゛ゲート電極膜としての多結晶シリコン膜６
ｂによって相互接続している。
ＯＳ ＦＥＴの断面構造を示す第１図（Ｆ）と同様の
図である。この第２図のＤ ’３ Ａ −ＭＯＳＦＥＴ
では、特に、ゲート配線抵抗を下げるために、絶縁物５
ｄ、 によって分断された多結晶シリコンゲート電
極６を、それらゲート電極６及び絶縁物５ ｄ、 上
に形成した゛ゲート電極膜としての多結晶シリコン膜６
ｂによって相互接続している。
その他の点は、第１図に関して説明した実施例と同様で
あるので繰ヤ返し説明しない。
あるので繰ヤ返し説明しない。
本発明は、前述したような実施例に限定されるものでな
く、例えば、第１図（８１に関して説明した製造工程に
おいて、耐酸化絶縁膜１１をマスクに選択的に多結晶シ
リコン膜６を酸化する際、多結晶シリコン膜６を耐酸化
絶縁膜をマスクにエツチングしてから酸化工程を行なっ
ても良い。更にまたチャンネル飴域となるＰ型半導体層
４を形成する際、耐酸化絶縁［１１を除去した後、穿出
した多結晶シリコンパターン６をマスクにイオン注入で
Ｐ型半導体盾４を形成し、更にソース層型半導体層を形
成し、その上に、ＣＶＤｇＪ？５Ｃを堆積し、コンタク
トホールを形成して＾ｇ 金属電極膜９を形成するよう
にしてもよい。
く、例えば、第１図（８１に関して説明した製造工程に
おいて、耐酸化絶縁膜１１をマスクに選択的に多結晶シ
リコン膜６を酸化する際、多結晶シリコン膜６を耐酸化
絶縁膜をマスクにエツチングしてから酸化工程を行なっ
ても良い。更にまたチャンネル飴域となるＰ型半導体層
４を形成する際、耐酸化絶縁［１１を除去した後、穿出
した多結晶シリコンパターン６をマスクにイオン注入で
Ｐ型半導体盾４を形成し、更にソース層型半導体層を形
成し、その上に、ＣＶＤｇＪ？５Ｃを堆積し、コンタク
トホールを形成して＾ｇ 金属電極膜９を形成するよう
にしてもよい。
また、前述した実施例において、耐酸化絶縁膜１１は、
シリコンチツ化膜やアルミナ膜等であってよい。また、
ゲート電極膜６及び６ｂとしては、多結晶シリコン膜の
代りに、モリブデンシリサイド、チタンシリサイド、ク
ロムシリサイド、ニッケルシリサイド等のメタルシリサ
イドを使用してもよいし、ゲート電極膜６ｂとしては、
更に高融点メタルを使用してもよい。
シリコンチツ化膜やアルミナ膜等であってよい。また、
ゲート電極膜６及び６ｂとしては、多結晶シリコン膜の
代りに、モリブデンシリサイド、チタンシリサイド、ク
ロムシリサイド、ニッケルシリサイド等のメタルシリサ
イドを使用してもよいし、ゲート電極膜６ｂとしては、
更に高融点メタルを使用してもよい。
更Ｋまた、前述した実施例において、各半導体ｊ−のＰ
型とｎ型とは逆にしても良い。また、多結晶シリコンに
は、ｎ又はＰ型不純物イオンがドーグされる。
型とｎ型とは逆にしても良い。また、多結晶シリコンに
は、ｎ又はＰ型不純物イオンがドーグされる。
発明の効果
前述したように、本発明の一縦形半導体装ｔ／ｉでは、
ゲート′醒極６の中心部に、これらゲート電極６の厚さ
より厚い絶縁物５ ｄ、 を設け、しかも、その絶縁
物５ ｄ、 のゲート電極６に１４接した部分の上面
を、ゲート電極６の上面へ滑めらかに移行する形状とし
ているため、ゲート・ドレイン間の容量を減らしスイッ
チングスピードを向上させることができる上、それらゲ
ート電極６及び絶縁物５ｄ。
ゲート′醒極６の中心部に、これらゲート電極６の厚さ
より厚い絶縁物５ ｄ、 を設け、しかも、その絶縁
物５ ｄ、 のゲート電極６に１４接した部分の上面
を、ゲート電極６の上面へ滑めらかに移行する形状とし
ているため、ゲート・ドレイン間の容量を減らしスイッ
チングスピードを向上させることができる上、それらゲ
ート電極６及び絶縁物５ｄ。
の上に形成するソース用Ａｅ硯極９に断切れを生ずるお
それもなくなる。
それもなくなる。
その上、本発明の前述した製造方法によれば、絶縁物と
しての酸化膜５ ｄ、 は自己整合的に形成され、酸
化膜５ ｄ、 の両側には同じ）４ターンサイズのゲ
ート多結晶シリコン６が形成されることになり、これら
多結晶シリコンｆ−トロは、チャンネル長に比例して形
成すれば良いため、例えば、相互コンダクタンス２ｍを
大きくするためチャンネル長を狭めた榊造とした場合、
ゲート多結晶シリコンツヤターン幅も小さくすることが
できる。このことは、ゲート・ソース間容量の減少にも
つながり、そのため、ゲート絶縁膜も従来より薄くする
ことができ、よりスイッチングスピードを向上させる上
で有利である。
しての酸化膜５ ｄ、 は自己整合的に形成され、酸
化膜５ ｄ、 の両側には同じ）４ターンサイズのゲ
ート多結晶シリコン６が形成されることになり、これら
多結晶シリコンｆ−トロは、チャンネル長に比例して形
成すれば良いため、例えば、相互コンダクタンス２ｍを
大きくするためチャンネル長を狭めた榊造とした場合、
ゲート多結晶シリコンツヤターン幅も小さくすることが
できる。このことは、ゲート・ソース間容量の減少にも
つながり、そのため、ゲート絶縁膜も従来より薄くする
ことができ、よりスイッチングスピードを向上させる上
で有利である。
また、前述した本発明の実施例では、ゲート多結晶シリ
コンパターン６の一方の側に、酸化工程により絶縁物で
ある約／μｍ厚の酸化膜５ ｄ、 を形成し、他方の
側にも酸化工程により約＝００θＡの淳さの酸化膜５ｆ
を形成しているだめ、周知ノ如くゲート多結晶シリコン
パターン６のエツジ部はそれら酸化工程によって酸化さ
れて丸くされる。従って、ｒ−ト多結晶シリコン６のパ
ターンエツジにおける電界集中を減少させることができ
、ｙ−ト耐圧の大きな素子とすることができる。
コンパターン６の一方の側に、酸化工程により絶縁物で
ある約／μｍ厚の酸化膜５ ｄ、 を形成し、他方の
側にも酸化工程により約＝００θＡの淳さの酸化膜５ｆ
を形成しているだめ、周知ノ如くゲート多結晶シリコン
パターン６のエツジ部はそれら酸化工程によって酸化さ
れて丸くされる。従って、ｒ−ト多結晶シリコン６のパ
ターンエツジにおける電界集中を減少させることができ
、ｙ−ト耐圧の大きな素子とすることができる。
第１図（Ａ）から（Ｆ）は、本発明の一実施例としての
ＤＳＡ−ＭＯＳ ＦＥｖｃＤ［！ｍ工ａｅｍ８Ｌｆる
＊めの断面構造図、第２図は本発明の別の央＃ｉ例とし
てのＤＳＡ−ＭＯＳ ＦＥＴの断面構造内、第３図（
Ａｌから（Ｆ）は従来のＤＳＡ−ＭＯＳ ＦＥＴの製
造方法の一例を説明するための断面構造図、第ダ図は第
３図軸）に示すＤＳＡ−ＭＯＳ ＦＥＴの部分千圃図
である。 １・・・・・・計型手導体基体、 ２・・・・・・ｎ
型エピタキシャル層、 ８・・・・・・Ｐ＋型半導体層
、４・・・・・・Ｐ型半導体層、 ５ａ・・・・・−
ｒ−ト酸化膜、５ ｄ＋ ｅ ５ ｆ−−・−ａ化膵、
５ ｃ ・−ＣＶ Ｄ ｇ、６・・・・・・多結晶シ
リコン膜、 ６ｂ・・・・・・多結晶シリコン膜、
８・・−・・ｎ＋型型半体体層 ９・・・・・・金禍電
極膜、 １１・・・・−耐酸化絶縁膜。 第３図
ＤＳＡ−ＭＯＳ ＦＥｖｃＤ［！ｍ工ａｅｍ８Ｌｆる
＊めの断面構造図、第２図は本発明の別の央＃ｉ例とし
てのＤＳＡ−ＭＯＳ ＦＥＴの断面構造内、第３図（
Ａｌから（Ｆ）は従来のＤＳＡ−ＭＯＳ ＦＥＴの製
造方法の一例を説明するための断面構造図、第ダ図は第
３図軸）に示すＤＳＡ−ＭＯＳ ＦＥＴの部分千圃図
である。 １・・・・・・計型手導体基体、 ２・・・・・・ｎ
型エピタキシャル層、 ８・・・・・・Ｐ＋型半導体層
、４・・・・・・Ｐ型半導体層、 ５ａ・・・・・−
ｒ−ト酸化膜、５ ｄ＋ ｅ ５ ｆ−−・−ａ化膵、
５ ｃ ・−ＣＶ Ｄ ｇ、６・・・・・・多結晶シ
リコン膜、 ６ｂ・・・・・・多結晶シリコン膜、
８・・−・・ｎ＋型型半体体層 ９・・・・・・金禍電
極膜、 １１・・・・−耐酸化絶縁膜。 第３図
Claims (6)
- （１）一導電型の半導体基体の主面上に絶縁膜を介して
ゲート電極を有し該ゲート電極のパターンエッジに沿つ
た前記半導体基体の主面にチャンネル領域とソース領域
とを有し、前記半導体基体をドレイン領域とする縦形半
導体装置において、前記ゲート電極の中心部は、そのゲ
ート電極の厚さより厚い絶縁物によつて分断されており
、該絶縁物の前記分断部に隣接した部分の上面は、前記
ゲート電極の上面へ滑めらかに移行する形状とされてい
ることを特徴とする縦形半導体装置。 - （２）前記絶縁物によつて分断されたゲート電極は、そ
れらゲート電極及び絶縁物上に形成されたゲート電極膜
によつて相互接続されている特許請求の範囲第（１）項
記載の縦形半導体装置。 - （３）前記絶縁物は、酸化膜であり、前記ゲート電極の
前記パターンエッジの側にも酸化膜が形成されている特
許請求の範囲第（１）項又は第（２）項記載の縦形半導
体装置。 - （４）前記ゲート電極は、半導体膜である特許請求の範
囲第（１）項又は第（２）項又は第（３）項記載の縦形
半導体装置。 - （５）前記ゲート電極膜は、メタルシリサイド又は高融
点メタルである特許請求の範囲第（２）項又は第（３）
項記載の縦形半導体装置。 - （６）一導電型の半導体基体の主面上に絶縁膜を介して
ゲート電極を有し該ゲート電極のパターンエッジに沿つ
た前記半導体基体の主面にチャンネル領域とソース領域
とを有し、前記半導体基体をドレイン領域とし、前記ゲ
ート電極の中心部は、そのゲート電極の厚さより厚い絶
縁物によつて分断されており、該絶縁物の前記分断部に
隣接した部分の上面は、前記ゲート電極の上面へ滑めら
かに移行する形状とされている縦形半導体装置の製造方
法において、前記一導電型の半導体基体を準備し、該半
導体基体の主面に選択的に該半導体基体とは逆導電型の
第１半導体層を形成する工程と、前記半導体基体の主面
上に前記絶縁膜となる第１絶縁膜を形成する工程と、該
第１絶縁膜上に前記ゲート電極となる第１半導体膜を形
成する工程と、該第１半導体膜上に耐酸化絶縁膜を形成
する工程と、前記ゲート電極を形成すべき前記第１半導
体膜の上に前記耐酸化絶縁膜を残すように前記耐酸化絶
縁膜を選択的にエッチングする工程と、該耐酸化絶縁膜
をエッチングした部分の前記第１半導体膜を酸化して前
記ゲート電極を分断する前記絶縁物を形成する工程と、
前記第１半導体膜を拡散マスクに、前記半導体基体とは
逆導電型であつて前記第１半導体層よりは濃度の低い前
記チャンネル領域を形成する第２半導体層を形成し、前
記半導体基体と同じ導電型であつて前記第２半導体層よ
りも浅い前記ソース領域となる第３半導体層を形成する
工程とを含むことを特徴とする縦形半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157821A JPS6218769A (ja) | 1985-07-17 | 1985-07-17 | 縦形半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157821A JPS6218769A (ja) | 1985-07-17 | 1985-07-17 | 縦形半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218769A true JPS6218769A (ja) | 1987-01-27 |
Family
ID=15658040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157821A Pending JPS6218769A (ja) | 1985-07-17 | 1985-07-17 | 縦形半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218769A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04299868A (ja) * | 1991-03-28 | 1992-10-23 | Sanyo Electric Co Ltd | パワーｍｏｓｆｅｔとその製造方法 |
| JPH04324642A (ja) * | 1991-04-24 | 1992-11-13 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
| JPH04324684A (ja) * | 1991-04-24 | 1992-11-13 | Sanyo Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
| JP2018081949A (ja) * | 2016-11-14 | 2018-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
-
1985
- 1985-07-17 JP JP60157821A patent/JPS6218769A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04299868A (ja) * | 1991-03-28 | 1992-10-23 | Sanyo Electric Co Ltd | パワーｍｏｓｆｅｔとその製造方法 |
| JPH04324642A (ja) * | 1991-04-24 | 1992-11-13 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
| JPH04324684A (ja) * | 1991-04-24 | 1992-11-13 | Sanyo Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
| JP2018081949A (ja) * | 2016-11-14 | 2018-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
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