JPS63269575A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタの製造方法Info
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- JPS63269575A JPS63269575A JP10507287A JP10507287A JPS63269575A JP S63269575 A JPS63269575 A JP S63269575A JP 10507287 A JP10507287 A JP 10507287A JP 10507287 A JP10507287 A JP 10507287A JP S63269575 A JPS63269575 A JP S63269575A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ電界効果トランジスタの製造方法に関す
る。
る。
従来のＭＯＳ電界効果トランジスタは、ゲート電極とフ
ィールド絶縁膜をマスクとして自己整合的にソースおよ
びドレイン領域が形成されていた。
ィールド絶縁膜をマスクとして自己整合的にソースおよ
びドレイン領域が形成されていた。
第３図は従来のＭＯＳ電界効果トランジスタの製造方法
を説明するための半導体チップの断面図である。
を説明するための半導体チップの断面図である。
第３図に示すように、−導電型の半導体基板１の上に素
子形成領域を区画するフィールド絶−膜２．１１’を設
け、前記素子形成領域上にゲート絶縁膜９を設ける。次
に、ゲート絶縁膜９上に選択的にゲート電極１０を設け
、ゲート電極１０とフィールド絶縁膜２とをマスクとし
て逆導電型不純物をイオン注入してソース領域７とドレ
イン領域８を設ける。次に、全面に層間絶縁膜５を設け
、ソース領域７とドレイン領域８の上の層間絶縁ＢＩＡ
ｓおよびゲート絶縁膜９を選択的にエツチングしてコン
タクト用開口部を設け、核間口部を含む全面に多結晶シ
リコン膜を設け、これを選択的にエツチングして除去し
ソース領域７およびドレイン領域８それぞ、ｌンタクト
するソース電極３およびドレイン電極４を形成する、。
子形成領域を区画するフィールド絶−膜２．１１’を設
け、前記素子形成領域上にゲート絶縁膜９を設ける。次
に、ゲート絶縁膜９上に選択的にゲート電極１０を設け
、ゲート電極１０とフィールド絶縁膜２とをマスクとし
て逆導電型不純物をイオン注入してソース領域７とドレ
イン領域８を設ける。次に、全面に層間絶縁膜５を設け
、ソース領域７とドレイン領域８の上の層間絶縁ＢＩＡ
ｓおよびゲート絶縁膜９を選択的にエツチングしてコン
タクト用開口部を設け、核間口部を含む全面に多結晶シ
リコン膜を設け、これを選択的にエツチングして除去し
ソース領域７およびドレイン領域８それぞ、ｌンタクト
するソース電極３およびドレイン電極４を形成する、。
上述した従来のＭＯＳ電界効果トランジスタの製造方法
は、コンタクト用開口部を形成する際にマスク位置合せ
時のずれを考オした余裕が必要となり、ソースおよびド
レイン領域の面積はこの余裕を含めて大きく設計しなけ
ればならないという問題点がある。
は、コンタクト用開口部を形成する際にマスク位置合せ
時のずれを考オした余裕が必要となり、ソースおよびド
レイン領域の面積はこの余裕を含めて大きく設計しなけ
ればならないという問題点がある。
また、集積度と高速化を高めるため、ゲート長の縮小化
が要求され、ゲート電極の抵抗は断面積縮小のために増
加し、デバイスの動作速度を遅らす大きな要因となると
いう問題点がある。
が要求され、ゲート電極の抵抗は断面積縮小のために増
加し、デバイスの動作速度を遅らす大きな要因となると
いう問題点がある。
本発明は、高集積化と高速度化に適したＭＯＳ電界効果
トランジスタの製造方法を提供することにある。
トランジスタの製造方法を提供することにある。
本発明のＭＯＳ％界効果トランジスタの製造方法は、−
導電型半導体基板の主表面に素子形成領域を区画するフ
ィールド絶縁膜を設は前記素子形成領域を含む表面に逆
導電型不純物を含む多結晶シリコン層または高融点金属
硅化物層を設は前記多結晶シリコン層または高融点金属
硅化物層の上に第１の絶縁膜を設ける工程と、前記第１
の絶縁膜と前記多結晶シリコン層または高融点金属硅化
物Ｉ藝を選択的に順次エツチングして前記素子形成領１
へ上の開口部とソース電極およびドレイン電極とを設け
る工程と、前記開口部を含む表面に第２の絶縁膜を設け
る工程と、異方性エツチングによ勺前記開口部の側壁に
前記第２の絶縁膜を残すように前記第２の絶縁膜を除去
する工程と、前記ソース電極およびドレイン電極よシ前
記素子形成領域に不純物を拡散させて逆４電型のソース
領域およびドレイン領域を形成する工程と、前記開口部
の前記拡散領域表面にゲート絶Ａａを形成し該ゲート絶
縁膜を含む表面に選択的にゲート電極を設ける工程とを
含んで構成される。
導電型半導体基板の主表面に素子形成領域を区画するフ
ィールド絶縁膜を設は前記素子形成領域を含む表面に逆
導電型不純物を含む多結晶シリコン層または高融点金属
硅化物層を設は前記多結晶シリコン層または高融点金属
硅化物層の上に第１の絶縁膜を設ける工程と、前記第１
の絶縁膜と前記多結晶シリコン層または高融点金属硅化
物Ｉ藝を選択的に順次エツチングして前記素子形成領１
へ上の開口部とソース電極およびドレイン電極とを設け
る工程と、前記開口部を含む表面に第２の絶縁膜を設け
る工程と、異方性エツチングによ勺前記開口部の側壁に
前記第２の絶縁膜を残すように前記第２の絶縁膜を除去
する工程と、前記ソース電極およびドレイン電極よシ前
記素子形成領域に不純物を拡散させて逆４電型のソース
領域およびドレイン領域を形成する工程と、前記開口部
の前記拡散領域表面にゲート絶Ａａを形成し該ゲート絶
縁膜を含む表面に選択的にゲート電極を設ける工程とを
含んで構成される。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ） Ｋ示すように一導電型の半導体基
板１の主表面に素子形成領域を区画するフィールド絶縁
膜２を設け、前記素子形成領域を含む表面に逆導電型不
純物を含む多結晶シリコン層（またはモリブデン、タン
グステン等の高融点金属硅化物層）と層間絶縁膜５とを
順次堆積する。次に前記素子形成領域上の層間絶縁膜５
と前記多結晶シリコン層（または高融点金属硅化物層）
とを選択的に順次エツチングして開口部と不純物を含む
多結晶シリコン層または高融点金属硅化物層からなるソ
ース電極３およびドレイン電極４を設け、該開口部を含
む表面にＣＶＤ法により眉間絶縁膜５を設ける。
板１の主表面に素子形成領域を区画するフィールド絶縁
膜２を設け、前記素子形成領域を含む表面に逆導電型不
純物を含む多結晶シリコン層（またはモリブデン、タン
グステン等の高融点金属硅化物層）と層間絶縁膜５とを
順次堆積する。次に前記素子形成領域上の層間絶縁膜５
と前記多結晶シリコン層（または高融点金属硅化物層）
とを選択的に順次エツチングして開口部と不純物を含む
多結晶シリコン層または高融点金属硅化物層からなるソ
ース電極３およびドレイン電極４を設け、該開口部を含
む表面にＣＶＤ法により眉間絶縁膜５を設ける。
次に、第１図（ｂ）に示すように、異方性エツチングに
よシ前記開ロ部側壁に層間絶縁膜６′ｆｔ残して層間絶
縁膜６をエツチングで除去した後、約１０００℃の熱処
理によりソース電極３およびドレイン電１極４に含まれ
ている前記逆導電型不純物を前記素にゲート絶縁膜９を
形成する。
よシ前記開ロ部側壁に層間絶縁膜６′ｆｔ残して層間絶
縁膜６をエツチングで除去した後、約１０００℃の熱処
理によりソース電極３およびドレイン電１極４に含まれ
ている前記逆導電型不純物を前記素にゲート絶縁膜９を
形成する。
次に、第１図（ｃ）に示すように、前記開口部のゲして
これを選択的にエツチングし、ゲート電極１０を形成す
る。ゲート′：Ｕ極１０の端部とソースおよびドレイン
領域７，８の端部との位置合せはソース電極３およびド
レイン電極４からの不純物の横方向拡散を調蟹して行な
われる。
これを選択的にエツチングし、ゲート電極１０を形成す
る。ゲート′：Ｕ極１０の端部とソースおよびドレイン
領域７，８の端部との位置合せはソース電極３およびド
レイン電極４からの不純物の横方向拡散を調蟹して行な
われる。
第２図（ａ）〜（ｄ）は本発明の第２の実施例を説明す
るための工８順に示した半導体チップの断面図である。
るための工８順に示した半導体チップの断面図である。
第２図（ａ）に示すように、−導電型の半導体基板１の
主表面に素子形成領域を区画するフィールド絶縁膜２を
設け、前記素子形成領域に逆導電型の拡散層１１を浅く
形成する。次に、拡散層１１を含む全面に逆４電型不純
物を含む多結晶シリコン層（またはモリブデン、タング
ステン等の高融点硅化物層）と層間絶縁膜５とを順次堆
積する。次に、前記素子形成領域上の層間絶縁膜５およ
び前記多結晶シリコン層（または高融点金属硅化物層）
を選択的に順次エツチングして開口部と不純物を含む多
結晶シリコン層または高融点金属硅化物層からなるソー
ス電極３およびドレイン電極４を設け、該開口部を含む
表面にＣＶＤ法により層間絶縁膜６を設ける。
主表面に素子形成領域を区画するフィールド絶縁膜２を
設け、前記素子形成領域に逆導電型の拡散層１１を浅く
形成する。次に、拡散層１１を含む全面に逆４電型不純
物を含む多結晶シリコン層（またはモリブデン、タング
ステン等の高融点硅化物層）と層間絶縁膜５とを順次堆
積する。次に、前記素子形成領域上の層間絶縁膜５およ
び前記多結晶シリコン層（または高融点金属硅化物層）
を選択的に順次エツチングして開口部と不純物を含む多
結晶シリコン層または高融点金属硅化物層からなるソー
ス電極３およびドレイン電極４を設け、該開口部を含む
表面にＣＶＤ法により層間絶縁膜６を設ける。
次に第２図（ｂ）に示すように異方性エツチングによシ
前記開ロ部側壁に層間絶縁膜６を残して眉間絶縁膜６を
エツチングで除去した後、約１０００℃の熱処理により
ソース電極３およびドレイン電極４に含まれている前記
逆導電型不純物を前記素子形成領域に拡散させてソース
領域７およびドレイン領域８を形成する。
前記開ロ部側壁に層間絶縁膜６を残して眉間絶縁膜６を
エツチングで除去した後、約１０００℃の熱処理により
ソース電極３およびドレイン電極４に含まれている前記
逆導電型不純物を前記素子形成領域に拡散させてソース
領域７およびドレイン領域８を形成する。
次に、第２図（Ｃ）に示すように、層間絶縁膜５゜６を
マスクとして一導電型不純物を素子形成領域に導入しチ
ャネル拡散層１２を形成する。次Ｋ。
マスクとして一導電型不純物を素子形成領域に導入しチ
ャネル拡散層１２を形成する。次Ｋ。
前記開口部の素子形成領域表面を軽くエツチングして表
面を清浄化した後、熱酸化法によりゲート絶縁膜９を形
成する。
面を清浄化した後、熱酸化法によりゲート絶縁膜９を形
成する。
次に、第２図（ｄ）に示すように、前記開口部のゲート
絶縁膜９を含む表面に多結晶シリコン膜または高融点金
属硅化物膜等を形成してこれを選択的にエツチングし、
ゲート電極１０を形成する。
絶縁膜９を含む表面に多結晶シリコン膜または高融点金
属硅化物膜等を形成してこれを選択的にエツチングし、
ゲート電極１０を形成する。
本実施例では、ゲート電極１０の端部とソースおよびド
レイン領域７，８の端部との位置合せがチャネル拡散層
１２の形成により精度良く実現できるため、必要以上に
深いソース、ドレイン領域６．７を形成することが不要
となるため接合容量の減少が可能となる。
レイン領域７，８の端部との位置合せがチャネル拡散層
１２の形成により精度良く実現できるため、必要以上に
深いソース、ドレイン領域６．７を形成することが不要
となるため接合容量の減少が可能となる。
また、チャネル拡散層１２へ導入する不純物濃度を制御
することによりＭＯＳ電界効果トランジスタのしきい電
圧を適切に調整できるという効果も有する。
することによりＭＯＳ電界効果トランジスタのしきい電
圧を適切に調整できるという効果も有する。
以上説明したように本発明は、ソースおよびドレイン電
極からの不純物拡散によυ素子形成領域にソースおよび
ドレイン領域を形成することにより、ソースおよびドレ
イン領域のコンタクト穴形成の工程を必要とせず、位置
合せ余裕をソースおよびドレイン領域内に見込む必要が
なく、デバイス寸法を縮小化して高集積化が実現できる
という効果を有する。
極からの不純物拡散によυ素子形成領域にソースおよび
ドレイン領域を形成することにより、ソースおよびドレ
イン領域のコンタクト穴形成の工程を必要とせず、位置
合せ余裕をソースおよびドレイン領域内に見込む必要が
なく、デバイス寸法を縮小化して高集積化が実現できる
という効果を有する。
また、ソースおよびドレイン電極の形成後にゲート電極
を形成するため、ゲート電極の断面積をトランジスタの
ゲート長に無関係に大きくでき、ゲート電極部分の抵抗
を低く押えることができ、高集積化においても高速化が
図れるという効果を有する。
を形成するため、ゲート電極の断面積をトランジスタの
ゲート長に無関係に大きくでき、ゲート電極部分の抵抗
を低く押えることができ、高集積化においても高速化が
図れるという効果を有する。
また、第２の実施例におけるチャネル拡散層の不純物導
入量を制御することによシ、しきい電圧を適切に調整す
ることができるという効果を有する。
入量を制御することによシ、しきい電圧を適切に調整す
ることができるという効果を有する。
第１図および第２図は本発明の第１および第２の実施例
を説明するだめの工程順に示した半導体チップの断面図
、第３図は従来のＭＯＳ電界効果トランジスタの製造方
法を説明するための半導体チップの断面図である。 ｌ・・・・・・半導体基板、２・・・・・・フィールド
絶縁膜、３・・・・・・ソース電極、４・・・・・・ド
レイン電極、５，６・・・・・・層間絶縁膜、７・・・
・・・ソース領域、８・・・・・・ドレイン領域、９・
・・・・・ゲート絶縁膜、１０・・・・・・ゲート電極
、１１・・・・・・拡散層、１２・・・・・・チャネル
拡散層。 代理人 弁理士 内 原 晋ｔ、″パ′：１消／
閏 ｆＪＺ図
を説明するだめの工程順に示した半導体チップの断面図
、第３図は従来のＭＯＳ電界効果トランジスタの製造方
法を説明するための半導体チップの断面図である。 ｌ・・・・・・半導体基板、２・・・・・・フィールド
絶縁膜、３・・・・・・ソース電極、４・・・・・・ド
レイン電極、５，６・・・・・・層間絶縁膜、７・・・
・・・ソース領域、８・・・・・・ドレイン領域、９・
・・・・・ゲート絶縁膜、１０・・・・・・ゲート電極
、１１・・・・・・拡散層、１２・・・・・・チャネル
拡散層。 代理人 弁理士 内 原 晋ｔ、″パ′：１消／
閏 ｆＪＺ図
Claims (1)
- 一導電型半導体基板の主表面に素子形成領域を区画する
フィールド絶縁膜を設け、前記素子形成領域を含む表面
に逆導電型不純物を含む多結晶シリコン層または高融点
金属硅化物層を設け、前記多結晶シリコン層または高融
点金属硅化物層の上に第１の絶縁膜を設ける工程と、前
記第１の絶縁膜と前記多結晶シリコン層または高融点金
属硅化物層を選択的に順次エッチングして前記素子形成
領域上の開口部とソース電極およびドレイン電極とを設
ける工程と、前記開口部を含む表面に第２の絶縁膜を設
ける工程と、異方性エッチングにより前記開口部の側壁
に前記第２の絶縁膜を残すように前記第２の絶縁膜を除
去する工程と、前記ソース電極およびドレイン電極より
前記素子形成領域に不純物を拡散させて逆導電型のソー
ス領域およびドレイン領域を形成する工程と、前記開口
部の前記拡散領域表面にゲート絶縁膜を形成し該ゲート
絶縁膜を含む表面に選択的にゲート電極を設ける工程と
を含むことを特徴とするＭＯＳ電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10507287A JPS63269575A (ja) | 1987-04-27 | 1987-04-27 | Ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10507287A JPS63269575A (ja) | 1987-04-27 | 1987-04-27 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269575A true JPS63269575A (ja) | 1988-11-07 |
Family
ID=14397740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10507287A Pending JPS63269575A (ja) | 1987-04-27 | 1987-04-27 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02264476A (ja) * | 1989-04-04 | 1990-10-29 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
-
1987
- 1987-04-27 JP JP10507287A patent/JPS63269575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02264476A (ja) * | 1989-04-04 | 1990-10-29 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
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