JPS62189743A - 配線回路体 - Google Patents
配線回路体Info
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- JPS62189743A JPS62189743A JP61031355A JP3135586A JPS62189743A JP S62189743 A JPS62189743 A JP S62189743A JP 61031355 A JP61031355 A JP 61031355A JP 3135586 A JP3135586 A JP 3135586A JP S62189743 A JPS62189743 A JP S62189743A
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- board
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- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、電気部品や電子部品または半導体チップなど
を実装するために用いられる配線回路体に関するもので
ある。
を実装するために用いられる配線回路体に関するもので
ある。
[背景技術]
電気部品やli(子部品または半導本チップなどを実装
するために用いられる配線回路体としては、fkk−1
11,1−11に11H’Qf#1ハkE;1=1−−
りl八;+D’!−4q?−−−−11+・)L配線板
が一般的に用いられている。すなわち、第4図に示すよ
うに基板1をガラス基材エポキシ樹脂銅箔張り積層板や
ガラス基材ポリイミドfi4M張り積層板、紙フエノー
ル樹脂銅箔張積層板などで形成し、銅箔のエツチング加
工などで基板1の表面に回路3を設けることによって配
線回路体Aを作成するのである。このように形成される
配線回路体Aにあって、配線回路体AI:電気部品や電
子部品または半導体チップなどの部品5を搭載して一定
機能を付与したブロックとして形成し、この配線回路体
Aをさらに機器の配線基板などマザーボード6に実装す
る場合や、この一定機能ブロックとして形成した配線回
路体へ同士を重ねて導通させたりする場合においては、
コネクター、ソケット、フラットケープ、ル、ノヤンパ
ー線等で配線回路体Aとマザーボード6との間の回路3
間の電気的接続や配線回路体へ同士の回路3間の電気的
接続を確保する必要がある。
するために用いられる配線回路体としては、fkk−1
11,1−11に11H’Qf#1ハkE;1=1−−
りl八;+D’!−4q?−−−−11+・)L配線板
が一般的に用いられている。すなわち、第4図に示すよ
うに基板1をガラス基材エポキシ樹脂銅箔張り積層板や
ガラス基材ポリイミドfi4M張り積層板、紙フエノー
ル樹脂銅箔張積層板などで形成し、銅箔のエツチング加
工などで基板1の表面に回路3を設けることによって配
線回路体Aを作成するのである。このように形成される
配線回路体Aにあって、配線回路体AI:電気部品や電
子部品または半導体チップなどの部品5を搭載して一定
機能を付与したブロックとして形成し、この配線回路体
Aをさらに機器の配線基板などマザーボード6に実装す
る場合や、この一定機能ブロックとして形成した配線回
路体へ同士を重ねて導通させたりする場合においては、
コネクター、ソケット、フラットケープ、ル、ノヤンパ
ー線等で配線回路体Aとマザーボード6との間の回路3
間の電気的接続や配線回路体へ同士の回路3間の電気的
接続を確保する必要がある。
しかしこのものにあっては第4図に示されるよA I
4 1m :+ l/ ”’? + −、L
k−−イ 1■−7−一μ鳩量り友4kAとマザーボ
ード6との間の電気的接続をおこなう場合、フラットケ
ーブル7を通すための空間を必要とすると共に7ラツト
ケーブル7の両端を半田付けするための手間や接続の工
数を要することになる等の問題を有するものである。
4 1m :+ l/ ”’? + −、L
k−−イ 1■−7−一μ鳩量り友4kAとマザーボ
ード6との間の電気的接続をおこなう場合、フラットケ
ーブル7を通すための空間を必要とすると共に7ラツト
ケーブル7の両端を半田付けするための手間や接続の工
数を要することになる等の問題を有するものである。
そこで、第5図に示すように上記積層板で形成した基板
1にビン孔8を設けてこのビン孔8に端子ビン2の頭部
を圧入することによって基板1の背面側に端子ピン2を
突出して設け、この端子ビン2と基板1に搭載する部品
とを基板1の表面の回路で接続した配線回路体Aを作成
するようにし、端子ビン2をマザーボード6のスルーホ
ール13などに挿入して接続することにより、端子ビン
2によってマザーボード6などへの配腺回路体Aの取り
付けとマザーボード6などの回路と配線回路体Aの回路
とを電気的に接続できるようにした試みがなされている
。しかしこのものでは、基板1に端子ビン2を取り付け
るために基板1にビン孔8をドリル加工して設けると共
にこのビン孔8に端子ビン2の頭部を圧入するという作
業が必要となり、工数が増加すると共に基板1の割れ等
の関係から基板1への端子ビン2の圧入強さに限界があ
って端子ビン2の安定した引き抜き強度を十分に得るこ
とができないという問題を有するものである。
1にビン孔8を設けてこのビン孔8に端子ビン2の頭部
を圧入することによって基板1の背面側に端子ピン2を
突出して設け、この端子ビン2と基板1に搭載する部品
とを基板1の表面の回路で接続した配線回路体Aを作成
するようにし、端子ビン2をマザーボード6のスルーホ
ール13などに挿入して接続することにより、端子ビン
2によってマザーボード6などへの配腺回路体Aの取り
付けとマザーボード6などの回路と配線回路体Aの回路
とを電気的に接続できるようにした試みがなされている
。しかしこのものでは、基板1に端子ビン2を取り付け
るために基板1にビン孔8をドリル加工して設けると共
にこのビン孔8に端子ビン2の頭部を圧入するという作
業が必要となり、工数が増加すると共に基板1の割れ等
の関係から基板1への端子ビン2の圧入強さに限界があ
って端子ビン2の安定した引き抜き強度を十分に得るこ
とができないという問題を有するものである。
[発明の目的J
本発明は、上記の点に鑑みて為されたものであり、電気
的接続の作業に手間を要したり接続のためのスペースを
特別に必要とするおそれがなく、しかも基板への端子ビ
ンの固定を工数を必要とすることな(おこなうことがで
き、加えて基板への回路の形成を容易におこなうことが
でさる配線回路体を提供することを目的とするものであ
る。
的接続の作業に手間を要したり接続のためのスペースを
特別に必要とするおそれがなく、しかも基板への端子ビ
ンの固定を工数を必要とすることな(おこなうことがで
き、加えて基板への回路の形成を容易におこなうことが
でさる配線回路体を提供することを目的とするものであ
る。
[発明の開示1
しかして本発明に係る配線回路体は、合成樹脂の成形品
で基板1を形成し、基部がインサート成形で基板1内に
埋入固定された端子ビン2を基板1より突出させて設け
ると共に基板1の成形の際に一体化される回路3を基板
1に設け、この回路3と端子ビン2とを接続して成るこ
とを特徴とするものであり、基板1に設けた端子ビン2
によって電気的接続を手間を要したり接続のためのスペ
ースを必要とすることなくおこなえるようにし、また合
成樹脂の成形品で形成した基板1にインサート成形で端
子ビン2を取り付けるようにして端子ビン2の固定に加
工工数を必要としないようにすると共に、基板1の成形
の際に同時に回路2を基板1に一体化できるようにした
ものであって、以下本発明を実施例により詳述する。
で基板1を形成し、基部がインサート成形で基板1内に
埋入固定された端子ビン2を基板1より突出させて設け
ると共に基板1の成形の際に一体化される回路3を基板
1に設け、この回路3と端子ビン2とを接続して成るこ
とを特徴とするものであり、基板1に設けた端子ビン2
によって電気的接続を手間を要したり接続のためのスペ
ースを必要とすることなくおこなえるようにし、また合
成樹脂の成形品で形成した基板1にインサート成形で端
子ビン2を取り付けるようにして端子ビン2の固定に加
工工数を必要としないようにすると共に、基板1の成形
の際に同時に回路2を基板1に一体化できるようにした
ものであって、以下本発明を実施例により詳述する。
第1図は本発明の一実施例を示すもので、基板1は合成
樹脂の射出成形などによって成形品として作成される。
樹脂の射出成形などによって成形品として作成される。
基板1を慴成する合成樹脂としては、フェノール、エポ
キシ、シリコン、ポリイミドなどの熱硬化性樹脂や、ポ
リフェニレンサルファイド、ポリ“ナル7オン、ポリエ
ーテルスルホン、ボリアリールスルホンなどの熱可塑性
樹脂を用いることができるが、可撓性と機械的強度のバ
ランスの点から耐熱性(こ優れたこれらの熱可塑性樹脂
を用いるのが好ましい。
キシ、シリコン、ポリイミドなどの熱硬化性樹脂や、ポ
リフェニレンサルファイド、ポリ“ナル7オン、ポリエ
ーテルスルホン、ボリアリールスルホンなどの熱可塑性
樹脂を用いることができるが、可撓性と機械的強度のバ
ランスの点から耐熱性(こ優れたこれらの熱可塑性樹脂
を用いるのが好ましい。
の端子ビン2の頭部9を基板1内に埋入させるようにイ
ンサート成形することによって、基板1の背面に複数の
端子ビン2を突出して取り付けるようにしである。基板
1を成形する金型内に端子ビン2をセットした状態で樹
脂を注入することによって、基板1の成形と同時に基板
1内に端子ビン2の頭部をインサート成形するものであ
る。このように端子ビン2はインサート成形によって合
成樹脂成形品の基板1に取り付けることができ、ビン孔
の加工やビン孔・\の端子ビン2の圧入などの工程を必
要とすることなく工数少な(基板1への端子ビン2の固
定をおこなうことができる。また端子ビン2としてはリ
ン青銅半田メッキ品を用いるのが好ましい。さらに端子
ビン2の頭部9は外経寸法を大きく形成してあり、アン
カー効果によって基板1からの引き抜き強度が高く得ら
れるようにし、またこのように頭部9を大きく形成する
ことで基板1に設けられる回路3との端子ビン2どの接
続面積を太き(して接続イシ頼性高くすることまた、こ
のように基板1を成形する際に回路3も同時に基板1に
一体に設けられる。第1図の実施例では回路3となるリ
ードフレーム3aを用いてこのリードフレーム3aを上
記端子ピン2とともに金型内にセットし、この状態で金
型内に樹脂を射出することによって、基板1を成形する
際に端子ピン2をインサート成形すると同時にリードフ
レーム3aを端子ピン2の頭部9に接触接続した状態で
基板1にインサート成形して一体化させるようにしであ
る。リードフレーム3aは銅、アルミニウム、4270
イにッケル42%の鉄−ニッケル合金)などを回路パタ
ーン形状に形成して得られるものであるが、電気抵抗な
どの面で銅で形成するのが最も好ましい。リードフレー
ム3aで形成されるこの回路3と端子ピン2との接合を
円滑におこなうためには、端子ピン2との接合部分にお
いてリードフレーム3aに予めピン穴を設けて、半田や
金品等でバンプ加工(肉盛り加工)を施しておくのが好
ましい。
ンサート成形することによって、基板1の背面に複数の
端子ビン2を突出して取り付けるようにしである。基板
1を成形する金型内に端子ビン2をセットした状態で樹
脂を注入することによって、基板1の成形と同時に基板
1内に端子ビン2の頭部をインサート成形するものであ
る。このように端子ビン2はインサート成形によって合
成樹脂成形品の基板1に取り付けることができ、ビン孔
の加工やビン孔・\の端子ビン2の圧入などの工程を必
要とすることなく工数少な(基板1への端子ビン2の固
定をおこなうことができる。また端子ビン2としてはリ
ン青銅半田メッキ品を用いるのが好ましい。さらに端子
ビン2の頭部9は外経寸法を大きく形成してあり、アン
カー効果によって基板1からの引き抜き強度が高く得ら
れるようにし、またこのように頭部9を大きく形成する
ことで基板1に設けられる回路3との端子ビン2どの接
続面積を太き(して接続イシ頼性高くすることまた、こ
のように基板1を成形する際に回路3も同時に基板1に
一体に設けられる。第1図の実施例では回路3となるリ
ードフレーム3aを用いてこのリードフレーム3aを上
記端子ピン2とともに金型内にセットし、この状態で金
型内に樹脂を射出することによって、基板1を成形する
際に端子ピン2をインサート成形すると同時にリードフ
レーム3aを端子ピン2の頭部9に接触接続した状態で
基板1にインサート成形して一体化させるようにしであ
る。リードフレーム3aは銅、アルミニウム、4270
イにッケル42%の鉄−ニッケル合金)などを回路パタ
ーン形状に形成して得られるものであるが、電気抵抗な
どの面で銅で形成するのが最も好ましい。リードフレー
ム3aで形成されるこの回路3と端子ピン2との接合を
円滑におこなうためには、端子ピン2との接合部分にお
いてリードフレーム3aに予めピン穴を設けて、半田や
金品等でバンプ加工(肉盛り加工)を施しておくのが好
ましい。
基板1に部品5として半導体チップなどの電子部品チッ
プを実装してチップキャリアとして仕上げる場合には、
必要に応じて基板1にチップを収容するための四部14
を設けることができる。この凹部14は基板1を成形す
る際に成形金型内に突部を設けておくことで形成するこ
とができるものであり、後から座ぐり加工などして四部
14を設けるようにする工程は全く不要となり、また座
ぐり加工する場合のように凹部14の底面に凹凸が生じ
たりするようなおそれもないものである。
プを実装してチップキャリアとして仕上げる場合には、
必要に応じて基板1にチップを収容するための四部14
を設けることができる。この凹部14は基板1を成形す
る際に成形金型内に突部を設けておくことで形成するこ
とができるものであり、後から座ぐり加工などして四部
14を設けるようにする工程は全く不要となり、また座
ぐり加工する場合のように凹部14の底面に凹凸が生じ
たりするようなおそれもないものである。
ちなみに第5図の従来例のものでは座ぐり加工で凹11
14を形成する必要があり、またこの座ぐり加工によっ
て形成した四部14の底面は凹凸が生じることになる。
14を形成する必要があり、またこの座ぐり加工によっ
て形成した四部14の底面は凹凸が生じることになる。
そして凹部14には回路3の一端を露出させ、四部14
内にて基板1の表面に部品5としてのチップを実装し、
部品5と回路3とを電気的に接続する。従って部品5は
回路3を介して各端子ピン2と電気的に接続されること
になる。
内にて基板1の表面に部品5としてのチップを実装し、
部品5と回路3とを電気的に接続する。従って部品5は
回路3を介して各端子ピン2と電気的に接続されること
になる。
このようにして配線回路体Aは基板1に電気部品や電子
部品または半導体チップなどの部品5を搭載して一定様
能を付与したブロックとして形成されるものであり、こ
の配線回路体Aをさらに機器の配線基板などマザーボー
ド6等に実装する場合においては、第3図に示すように
基板1から突出させた端子ピン2をマザーボード6に接
続することによって配線回路体Aとマザーボード6との
闇の電気的接続を確保することがで慇る。従って電気的
接続のために7ラツトケーブルなどを用いて配線回路体
Aとマザーボード6にそれぞれ半田付けをおこなうよう
な必要はない、この場合、マザーボード6にマザーボー
ド6の回路12と接続されたスルーホール13を設けて
おくことによって、スルーホール13に端子ピン2を挿
入するだけでマザーボード6への配線回路体Aの固定と
電気的接続とを同時におこなうことができ、通常のリー
ド付き電子部品をマザーボード6に実装する場合と同様
に電気的接続を確保した状態でマザーボード6への配線
回路体への実装をおこなうことができる。
部品または半導体チップなどの部品5を搭載して一定様
能を付与したブロックとして形成されるものであり、こ
の配線回路体Aをさらに機器の配線基板などマザーボー
ド6等に実装する場合においては、第3図に示すように
基板1から突出させた端子ピン2をマザーボード6に接
続することによって配線回路体Aとマザーボード6との
闇の電気的接続を確保することがで慇る。従って電気的
接続のために7ラツトケーブルなどを用いて配線回路体
Aとマザーボード6にそれぞれ半田付けをおこなうよう
な必要はない、この場合、マザーボード6にマザーボー
ド6の回路12と接続されたスルーホール13を設けて
おくことによって、スルーホール13に端子ピン2を挿
入するだけでマザーボード6への配線回路体Aの固定と
電気的接続とを同時におこなうことができ、通常のリー
ド付き電子部品をマザーボード6に実装する場合と同様
に電気的接続を確保した状態でマザーボード6への配線
回路体への実装をおこなうことができる。
垂下延設してあり、基板1は合成樹脂の成形品で作成さ
れるものであるために成形金型のキャビティの形状設定
によってこのような脚片10を設けるなど任意の立体構
造に形成したりできるものである。そしてこのように、
基板1に脚片10を設けるようにしておけば、この脚片
10の先端がマザーボード6の表面に当接されることに
よってマザーボード6と配線回路体Aとの間に絶縁空間
用の間隙を形成できることになり、この間隙を形成させ
るためのスペーサなどを別途マザーボード6や配線回路
体へに取り付けるような必要がなくなるものである。
れるものであるために成形金型のキャビティの形状設定
によってこのような脚片10を設けるなど任意の立体構
造に形成したりできるものである。そしてこのように、
基板1に脚片10を設けるようにしておけば、この脚片
10の先端がマザーボード6の表面に当接されることに
よってマザーボード6と配線回路体Aとの間に絶縁空間
用の間隙を形成できることになり、この間隙を形成させ
るためのスペーサなどを別途マザーボード6や配線回路
体へに取り付けるような必要がなくなるものである。
また、回路3を基板1に設けるにあたって、第1図の実
施例のようにリードフレーム3aを用いる替わりに、サ
ブトラクティブ法などで回路3を表面に予め成形したテ
ア0ン、ポリエステル、ポリフェニレンサルファイド(
p p s )などのシートやフィルムで形成される絶
縁体15を用いることができる。この場合も、これをリ
ードフレーム3成樹脂を射出することによって、端子ピ
ン2と同時に基vi1に一体化することができる。この
場合にあっても、回路3と端子ビン2との接合を円滑に
おこなうために、端子ビン2との接合部分においてMi
緑棒体15穴加工して半田や金品等でバンプ加工(肉盛
り加工)を施しておくのがよい。
施例のようにリードフレーム3aを用いる替わりに、サ
ブトラクティブ法などで回路3を表面に予め成形したテ
ア0ン、ポリエステル、ポリフェニレンサルファイド(
p p s )などのシートやフィルムで形成される絶
縁体15を用いることができる。この場合も、これをリ
ードフレーム3成樹脂を射出することによって、端子ピ
ン2と同時に基vi1に一体化することができる。この
場合にあっても、回路3と端子ビン2との接合を円滑に
おこなうために、端子ビン2との接合部分においてMi
緑棒体15穴加工して半田や金品等でバンプ加工(肉盛
り加工)を施しておくのがよい。
[発明の効果]
上述のように本発明にあっては、合成樹脂の成形品で基
板を形成すると共に基板内に基部がインサート成形で埋
入固定されたピンを突出させて設け、基板に設けた回路
をピンと接続して配線回路体を形成しであるので、配M
回路体をマザーボード等に実装する場合においては基板
から突出させたピンをマザーボードに挿入接続すること
によって配線回路体とマザーボードとの間の電気的接続
を確保することができるものであり、電気的接続のため
に7ラツトケーブルなどを用いて配線回路体とマザーボ
ードにそれぞれ半田付けをおこなったりする必要がなく
なるものである。またピンはインサート成形によって合
成樹脂成形品の基板に取り付けることができ、基板にビ
ン孔を加工したりビン孔にピンを圧入したりするという
作業工程を必要とすることなく、工数を要することなく
基板へのピンの固定をおこなうことができるものである
。加えて、基板の成形の際に一体化される回路を基板に
設けるようにしであるので、基板への回路の形成は基板
の成形と同時におこなうことができ、基板を成形したの
ちに回路形成する場合のような工数を削減することがで
きるものである。
板を形成すると共に基板内に基部がインサート成形で埋
入固定されたピンを突出させて設け、基板に設けた回路
をピンと接続して配線回路体を形成しであるので、配M
回路体をマザーボード等に実装する場合においては基板
から突出させたピンをマザーボードに挿入接続すること
によって配線回路体とマザーボードとの間の電気的接続
を確保することができるものであり、電気的接続のため
に7ラツトケーブルなどを用いて配線回路体とマザーボ
ードにそれぞれ半田付けをおこなったりする必要がなく
なるものである。またピンはインサート成形によって合
成樹脂成形品の基板に取り付けることができ、基板にビ
ン孔を加工したりビン孔にピンを圧入したりするという
作業工程を必要とすることなく、工数を要することなく
基板へのピンの固定をおこなうことができるものである
。加えて、基板の成形の際に一体化される回路を基板に
設けるようにしであるので、基板への回路の形成は基板
の成形と同時におこなうことができ、基板を成形したの
ちに回路形成する場合のような工数を削減することがで
きるものである。
【図面の簡単な説明】
第1図は本発明の一実施例の断面図、第2図は同上の他
の実施例の断面図、第3図は同上のマザーボードへの実
装状態を示す縮小斜視図、第4図は従来例におけるマザ
ーボードへの実装状態の斜視図、$5図は従来例の断面
図である。 1は基板、2は端子ビン、3は回路である。
の実施例の断面図、第3図は同上のマザーボードへの実
装状態を示す縮小斜視図、第4図は従来例におけるマザ
ーボードへの実装状態の斜視図、$5図は従来例の断面
図である。 1は基板、2は端子ビン、3は回路である。
Claims (1)
- (1)合成樹脂の成形品で基板を形成し、基部がインサ
ート成形で基板内に埋入固定された端子ピンを基板より
突出させて設けると共に基板の成形の際に一体化される
回路を基板に設け、この回路と端子ピンとを接続して成
ることを特徴とする配線回路体。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031355A JPS62189743A (ja) | 1986-02-14 | 1986-02-14 | 配線回路体 |
| US07/008,222 US4890152A (en) | 1986-02-14 | 1987-01-29 | Plastic molded chip carrier package and method of fabricating the same |
| DE8787101455T DE3783783T2 (de) | 1986-02-14 | 1987-02-03 | Plastikumhuellter chiptraeger und verfahren zu dessen herstellung. |
| EP87101455A EP0232837B1 (en) | 1986-02-14 | 1987-02-03 | Plastic molded chip carrier package and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031355A JPS62189743A (ja) | 1986-02-14 | 1986-02-14 | 配線回路体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62189743A true JPS62189743A (ja) | 1987-08-19 |
Family
ID=12328922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61031355A Pending JPS62189743A (ja) | 1986-02-14 | 1986-02-14 | 配線回路体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62189743A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4845174A (ja) * | 1971-02-05 | 1973-06-28 | ||
| JPS60227457A (ja) * | 1984-03-01 | 1985-11-12 | オ−ガツト・インコ−ポレ−テツド | 集積回路パツケ−ジ |
| JPS6240749A (ja) * | 1985-08-16 | 1987-02-21 | Daiichi Seiko Kk | ピングリツドアレイ |
-
1986
- 1986-02-14 JP JP61031355A patent/JPS62189743A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4845174A (ja) * | 1971-02-05 | 1973-06-28 | ||
| JPS60227457A (ja) * | 1984-03-01 | 1985-11-12 | オ−ガツト・インコ−ポレ−テツド | 集積回路パツケ−ジ |
| JPS6240749A (ja) * | 1985-08-16 | 1987-02-21 | Daiichi Seiko Kk | ピングリツドアレイ |
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