JPS6219077B2

JPS6219077B2 -

Info

Publication number: JPS6219077B2
Application number: JP14894277A
Authority: JP
Inventors: Ritsuchiman Hooru
Original assignee: ESU EMU SHII SUTANDAADO MAIKUROSHISUTEMUZU CORP
Current assignee: ESU EMU SHII SUTANDAADO MAIKUROSHISUTEMUZU CORP
Priority date: 1976-12-14
Filing date: 1977-12-13
Publication date: 1987-04-25
Also published as: DE2750209C2; CA1111147A; GB1594957A; NL7713855A; JPS5375781A; IT1089901B; FR2374739A1; FR2374739B1; GB1594958A; DE2750209A1; US4080718A

Description

【発明の詳細な説明】本発明は広くいえばMOS装置に関し、より特
定して述べれば、MOS装置の電気的特性を選択
的に好むように変えるための方法に関するもので
ある。

MOS（金属−酸化物−シリコン）技術におけ
る最近の進歩は、小さな面積内に多数の装置たと
えば電界効果トランジスタ（FET）を形成して
ポケツト計算機やマイクロプロセツサのような製
品に使用することを可能とするまでになつてき
た。これらの製品の主たる部品の１つとして、多
数ビツト（たとえば4096或いは8192ビツト）のデ
ータがあらかじめ設定されたマトリツクス・パタ
ーンで蓄積され或いはプログラムされている読取
り専用メモリ（ROMともいう）がある。ROMに
蓄積されているデータは、たとえば、マイクロプ
ロセツサ、計算機、或いはそれに類するものな
ど、他の段階の動作を公知の方法で制御するのに
用いられる。

ふつうのMOS型ROMにおいては、各データビ
ツトは単一の電界効果トランジスタによつて構成
されていて、他のたくさんのデータ蓄積FETと
列をなして或いは交叉する列と行から成るマトリ
ツクス状をなして配列される。列と行の交叉はデ
ータの位置を決定する。各位置に蓄積されている
データ、たとえば論理“１”又は論理“０”は、
各データ位置におけるFETの電気的特性によつ
て定義される。かくして、ゲート信号を与えたと
きに導電的になるFETは論理“１”を定義し、
ゲート信号を与えても導電的にならないFETは
論理“０”信号を定義する。

ROMに希望するデータ蓄積パターンを形成す
るためにFETの電気的特性を選択的に変えるの
は、ふつう製造工程のうちの初期の工程（第１又
は第２の写真平版工程）において、希望するプロ
グラム又はデータパターンを形づくるマスクを用
いて写真平版を施すことによつて達成される。ふ
つうの金属ゲート読取り専用メモリにおいては、
最もふつうに行われるのは、第２の写真平版マス
クが厚い二酸化シリコン被膜に選択的に窓をあけ
るのに用いられ、そして薄い二酸化シリコンのよ
うな絶縁層が、エツチされ除去された領域の中に
育成され、これによつて、次にこれら領域によつ
てきまる場所に形成されるFETに対して比較的
低いしきい値電圧を与えるが、一方二酸化シリコ
ンが厚いままで残つているところに次いで形成さ
るべきFETに対しては比較的に高いしきい値電
圧を与える。以上のようにして希望するデータパ
ターンをメモリの場所に形成することができる。
ROMの製造は続いてたとえば接触点のための
孔、金属化層、およびパシベーシヨン層などを形
成するふつうのマスク形成作業が数段階附加的に
施される。

公知のROM製造技術においてはデータプログ
ラム過程の希望するデータパターンを形成するマ
スク形成工程は製造の初期の段階、たとえば第２
の写真平版作業、において実行されることが必要
であるので、幾つかの異なつたプログラムを有す
るROMは、製造における次に続く段階において
分離され別々に処理されなければならない。かく
して、異なつたプログラムを有するROMを製作
するためには、ROMの製造業者は、第１又は第
２の写真平版工程のあと、各異なつたデータパタ
ーンのウエフアを別々のロツトすなわちウエフア
の流れに分離し、そして各ロツトに対するロツト
追跡を行わなければならない。このように、
ROM製造業者は次のマスクプログラムのための
加工のあとの段階においてはウエハの目録を作る
ことは出来ない。そして異なつた蓄積プログラム
を持つているROMを別々の流れで製造しなけれ
ばならないという要求があるため、ROMの製造
コストおよび複雑さが著しく増大する。

製造したあとでプログラムすることのできる
ROMで、電界でプログラムできるROM
（pROM）として知られているROMが最近開発さ
れてきており、これは最終的な使用者がまだプロ
グラムされていないメモリに、あらかじめ設定し
た一連の電気信号を与えることにより、希望する
データパターンに従つてメモリをプログラムする
ことができるようにしたものである。このpROM
はすべてのメモリに対し標準化された製造方法が
適用でき、これにあとデータパターンを形成する
工程を加えるだけで済むという利点があるが、こ
れらのメモリの密度は比較的に小さく、ふつう先
に述べたマスクでプログラムするROMの４分の
１から８分の１の間である。しかし乍ら、電気的
に変え得る即ち電界で変え得るROMで、高い密
度を持ちそして普通のマスクでプログラムできる
ROMにおけるような製造の容易さを持つている
ROMは、現在までのところまだ得られていな
い。なお又、知られているpROMは密度が小さい
ので、マイクロプロセツサ、特に単一のチツプ上
に形成されるマイクロプロセツサに用いるには、
その効果が実質的にうすれてしまう。同じような
理由で、MOS装置の他の特性の変更、たとえば
エンハンスメント型およびデイプレツシヨン型の
MOS装置の形成を、現在要求されているように
製造の初期の段階においてでなく装置製造の最後
の段階において行うことが望ましく、特に好まし
くは、如何なる附加的な写真平版作業をも導入す
ることなく行うことが望ましいものである。

したがつて、本発明の１つの目的は、高密度で
あつてデータのプログラムを行うところが製造の
最後の段階又はそれに近い段階において行われる
ようなROMを製造するための方法を提供するに
ある。

本発明のもう１つの目的は、エンハンスメント
モードおよびデイプレツシヨンモードの装置の製
造の遅い段階で写真平版作業を附加することなく
製造できるようなMOS製造方法を提供するにあ
る。

本発明のより一般的な目的は、MOS装置の選
択された電気的特性が製造工程の最後の段階又は
それに近い段階において選択的に変更し得る
MOS装置を製造する方法を提供するにある。

本発明の他の目的は、上記のような型のMOS
製造方法であつて、たとえばROMのようなMOS
装置が製造され、在庫品として保存され、そして
後になつて希望するパターンに選択的に変えられ
るようにした製造方法を提供するにある。

本発明の更に他の目的は、MOSのデイプレツ
シヨンモード装置が低価格で且つ高い産出高で製
造できるような方法を提供するにある。

MOS装置の製造においては、製造の最後の段
階において、チツプを保護するためにパシベーシ
ヨン層を上面に形成することがふつう行われてい
る。この層は熱分解により（化学的にいえば蒸気
堆積により）作られた二酸化シリコンから成つて
いるのが最もふつうであるが、化学的に堆積した
窒化シリコン、燐をドープした二酸化シリコン、
あるいは他の材料からでも作り得るものである。
パシベーシヨン層が堆積されたあと、写真平版操
作が行われてボンデイングパツドを形成すべき場
所に窓の輪郭を定め、それから、組立工程におい
て各形を探りそれからボンデイング線を装置に固
着させるために、パシベーシヨン作用のある誘導
体が上記のパツト形成場所で腐蝕除去される。

本発明の方法の一実施例においては、パシベー
シヨン層はボンデイングパツドの場所からのほか
にMOS列中の他の場所からも腐蝕除去され、そ
れまでに形成されたMOS装置の或る電気的特性
を選択的に変えるときにマスクとして用いられ
る。本発明の或る特定の実施例においては、パシ
ベーシヨン層が注入障壁として用いられてイオン
注入が行われ、選択したチヤネル位置に注入層が
形成され、これによつて製造の事実上の最後の段
階において高密度のROMがプログラムされる。
装置のプログラム化あるいはコード化と装置の完
成の間の時間はこのようにして短くなり、これに
よつてROM製造業者は、すでに堆積された保護
のためのパシベーシヨン層をつけておいて、後刻
プログラムすることができるようにコード化され
ないチツプを製造し保管しておくことが可能とな
る。

本発明の他の特徴は、選択したMOS装置を変
えるために、金属化パターンあるいは燐珪酸ガラ
ス層中に開口を選択的に形成することによつて、
エンハンスメント型およびデイプレツシヨン型の
MOS装置がチツプの製造の最後の段階で附加的
な写真平版作業なしに形成されることである。な
お金属化パターンなどは後に行われるイオン注入
工程のためのマスクとして用いられる。

次に図面を参照して本発明のMOS装置製造方
法および装置につき説明する。

第１ａ〜第１ｇ図は本発明の一実施例における
製造段階のうちのいくつかを示す部分的断面図で
ある。これらの図に示された工程はROMの製造
に用いられるもので、ROMのコード化は製造過
程における最後の段階において行われるようにな
つている。製造工程は先ず第１ａ図に示された構
造のものを形成するところから始まる。この構造
はｐ型の（100）の基板１０があつて、その上に
比較的薄い二酸化シリコンSiO₂層１２（1000Å
〜1500Å）が熱的に成長している。層１２はより
厚い砒素をドープした多結晶シリコン層１４
（2000Åないし4000Å程度）で直接覆われ、その
上には更に窒化シリコンSi₃N₄の層１６が例えば
化学沈積法によつて1000Åないし2000Åの厚さに
堆積されている。多結晶シリコン層１４に加える
ドープ材として他の低速の拡散剤たとえばアンチ
モンのようなものを代りに用いることもできる。

その次に第１ａ図の構造に第１の写真平版作業
が施されて、FETのソースとドレーンの領域で
ROMのデータの場所を決めることとなる領域に
おいて窓開口１８の輪郭を決める。この作業にお
いて、窒化シリコン層１６は選択的にその窓の場
所において除去される。次に、残つた窒化シリコ
ン層をマスクとして用いて、多結晶シリコン層１
４の露出した部分とその下にある二酸化シリコン
層１２が腐蝕除去されて窓を決める。そのあと、
n⁺形の不純物、たとえば燐が、たとえば拡散あ
るいはイオン注入により、基板の表面に導入され
てn⁺のソース領域２０およびドレイン領域２２
が形成される（第１ｂ図）。

それから次の写真平版作業が行われて、窒化シ
リコン層１６のフイールド領域すなわち寄生領域
上のいくつかの部分が除去され、窒化シリコン層
が目的とするFETのゲート領域の場所だけ残る
ようにする。多結晶シリコン層１４のうちその上
にある窒化物被膜が除去された部分は、残つてい
る窒化物層を残つている多結晶シリコン層の酸化
を防ぐためのマスクとして用いて、熱的に完全に
酸化されて二酸化シリコン（図示せず）に変えら
れるか、或いはその代りに、n⁺領域２０と２２
を次に来るべき多結晶シリコン腐蝕の影響から守
るために熱的に酸化したあと、窒化物層をマスク
として用いて腐蝕除去される。

二酸化シリコン層の露出した部分はそれから腐
蝕除去され、そして第１ｃ図に示すように、薄い
二酸化シリコン層（1000Å程度で、図示されてい
ない）が保護されていないソース、ドレーン、お
よびフイールドの各領域上に熱的に生長し、その
あと硼素イオンの低エネルギーの注入が、ゲート
領域における残存する窒化物層およびその下の多
結晶シリコン層を注入障壁として、この酸化物層
中に入射しそしてこれを通り抜けて更にソース、
ドレーン、およびフイールド領域中にまで行われ
る。このイオン注入操作により、アメリカ特許第
3751722号に記載されているような目的で、フイ
ールド領域中にｐ型の層２４が形成される。

製造工程のこの段階における構造体は、次に酸
化性環境に置かれ、これによつてウエフアのうち
残存する窒化物層１６によつて覆われていない部
分が酸化され、フイールド領域における厚い酸化
シリコン領域２６を形成し、これがｐ型層２４を
上に横わることになる。

次いで残つている窒化物層１６が例えば熱い燐
酸を用いて除去され、そしてふつうの写真平版技
術により、厚い二酸化シリコン領域２６を通して
いろいろのn⁺拡散領域のどれかに達する希望す
る接触の輪郭が決められそして腐蝕され、それか
ら第２の多結晶シリコン層２８（n⁺ドープ）が
構造体の上に堆積されて1000Åから3000Åの間の
厚さにされる（第１ｄ図）。このドープされた多
結晶シリコン層の上にウエフアの全表面に亘つて
金属層３０が直接堆積される。それから金属化パ
ターンが決められ腐蝕され、そしてその下にある
多結晶シリコンの第２の層２８を、残つた金属膜
をマスクとして用いて、金属で覆われていない場
所をすべて腐蝕して取り去つてしまう。多結晶シ
リコンの腐蝕に用いられる腐蝕液は、金属も二酸
化シリコンも実質的には侵さないものである。

第１ｅ図に示されているように、製造工程のこ
の段階では、金属パターンは、すでに形成されて
いるFET（第１ｅ図にはその２つが示されてい
る）によつて決まるROMマトリツクスのすべて
の列の上に残つており、そしてこのようにしてこ
れらトランジスタのゲート領域のあらゆる部分の
上に残つている。次いでパシベーシヨン層３２、
たとえば化学蒸気堆積された二酸化シリコンが、
ウエフアの表面上にたとえば3000Åないし10000
Åの間の厚さで堆積される。そしてこのパシベー
シヨン層はフオトレジスト３４によつて被覆され
る。

本発明の製造方法によれば、製造工程のこの最
後の段階において、今やROMは希望する蓄積デ
ータパターンを決めるためにコード化されてい
る。この目的のために、フオトレジスト３４がパ
ターン化され腐蝕されて、ROMにおいて論理
“０”又は“１”の状態を蓄積しようとする各ゲ
ートの場所又は各ビツトの場所の上に、例えば３
６（第１ｆ図）で示すような窓を決める。次いで
二酸化シリコンのパシベーシヨン層が腐蝕除去さ
れ、そして残つているフオトレジストとその下に
あるパシベーシヨン層の酸化シリコンをマスクと
して用い、たとえばプラズマ腐蝕技術又は化学腐
蝕を用いることによつて露出された金属層３０を
腐蝕し去る。

一旦金属が希望するゲートの場所から除去され
ると、ウエフアは３８で示されている一価にイオ
ン化された硼素（B⁺）の高エネルギーの注入（た
とえば150keVあるいはそれ以上）に付せられ
る。又はその代りに、低エネルギーの二価にイオ
ン化された硼素も用いられる。このイオンは多結
晶層１４及び２８と二酸化シリコン層１２を突き
抜けてその下の基板に達するのに充分なエネルギ
ーを持つていて、第１ｇ図の左側のトランジスタ
のソース領域２０とドレーン領域２２の間に伸び
ているチヤネル領域に注入層４０（基板より高濃
度の硼素原子を有している）を形成する。次にウ
エフアは水素中において400℃ないし500℃の間の
低温焼鈍に付せられて放射による損傷と固くなつ
ている状態をなくし、そして次の写真平版作業に
おいて、パシベーシヨン層は再び選択的に腐蝕さ
れてパツドをつける場所のための領域を決める。

硼素イオンを充分に入れると（代表的には10¹¹
〜10¹⁴イオン／cm³）、注入層４０は、どこに形成
されても、ｎチヤネルFETのゲート領域と関連
しているしきい値電圧をより正の方向に動かす影
響を持つている。露出したFETにおけるしきい
値電圧はこのイオン注入の結果より正の方向にな
り、このため、注入領域が上記のようにして形成
されている場所のビツトの上の導電線に正の電圧
を印加してもトランジスタが動作せず、ドレーン
とソース間に電流が検知されず、上記のビツト
は、第１ｇ図の左側のトランジスタに対し示され
ているように、論理“０”として認織されるよう
になる。しかしながら、パシベーシヨン層中に窓
が腐蝕除去されていないような場所におけるビツ
トにおいては、これらトランジスタのゲート領域
の上に残つている金属およびパシベーシヨン材料
は効果的なイオン注入障壁となり、したがつてこ
れらの場所においてはイオン注入は行われない。
ROMマトリツクスの各導電列に沿つての電気的
連続性は金属および下にあるドープした多結晶シ
リコン層の電気電導によつて得られ、そして
“０”ビツトの場所で金属が除去されている場合
は、残りの多結晶シリコン層が導電路を提供す
る。第１ｇ図の右側の場所のようなところにある
トランジスタは、電圧が金属線に印加されると、
低い電圧で動作してドレーンとソースの間に電流
が生じて検知され、そしてそのビツトは図に示さ
れているように論理“１”として認識される。

第２図は本発明の製造方法の第２の実施例にお
ける或る一段階をあらわしているMOS装置の一
部断面図を示したものであり、それまでには関係
のない２つの拡散領域の間に抵抗か相互結合か或
いは導電層を得るための工程を示している。この
図に示されているように、p⁺領域４２，４４，
４６、および４８がｎ型のシリコン基板５０の上
方の表面に形成されている。うすい二酸化シリコ
ン層５２および熱的に生長した厚い酸化領域５４
が基板上に選択的に形成されており、うすい窒化
シリコン膜５６が二酸化シリコン領域および層の
上に形成されている。うすい酸化物層には孔があ
けられて、金属電極５８および６０とp⁺のソー
ス領域４２およびドレーン領域４４との間にそれ
ぞれ接触が形成される。ゲート金属電極６２がゲ
ート領域絶縁層５２と窒化シリコン層５６の上に
形成されている。このあと、パシベーシヨン機能
を持つ誘電体材料層６４が全構造体の最上部の表
面の上に堆積され、そして、ふつうよくやるよう
に、マスクの形が決められそして腐蝕されて、金
属との接触を形成しようとするパツドの場所にお
いて金属にまで達する開口たとえば６６を形成す
る。

本発明のこの実施例によれば、パツドマスク作
業中においてパツドの場所に窓を形成するのに加
えて、附加的な窓たとえば６８が、選択された薄
い酸化物絶縁領域上の金属パターン形成中には金
属は覆われていなかつた領域に開口している。す
なわち、パツドの場所でパシベーシヨンを貫いて
金属にまで達する孔をあける腐蝕工程中におい
て、パシベーシヨン層は又同時にうすい酸化物絶
縁領域の上に横わる窒化シリコン膜に達するまで
腐蝕除去される。

次いでウエフアは７０で示された硼素イオン
（第２図におけるようにｎ型の基板に対する場
合）あるいは燐イオン（ｐ型の基板に対する場
合）の中程度エネルギーの注入に付せられる。こ
れらのイオンは、窒化物層５６および酸化物層５
２から成る多重絶縁物層のパシベーシヨン層腐蝕
除去時に露出されてしまつた領域を通過し、そし
て基板に表面から入つて２つの関係のないp⁺領
域４６と４８の間に延びそして相互連絡するｐ型
の注入層７２を形成するのに充分なエネルギーを
有している。

このように、第２図に示された方法によれば、
それまでは関係のなかつた高度に拡散した２つの
領域の相互接続（導電層）を最後のマスク工程に
おいてプログラムすることが可能であり、一方従
来はこのプログラムは初期の写真平版作業におい
て行わねばならなかつたのである。もしも薄い多
層絶縁物がそれを覆う金属を持つていないような
特定の領域において結線を希望しない場合は、パ
ツドマスク作業中にそこには開口を形成しないよ
うにする。するとこの領域の上に残つているパシ
ベーシヨン層がシリコンへのイオン注入に対する
障壁を提供することとなり、したがつて２つの関
係のない拡散領域は希望どおり結線されないまま
になる。

イオン注入が行われたあと、ウエフアは、その
すべての接触場所を合金化し、金属化工程中に生
じた照射損傷をなくし、又注入がシリコンの表面
から内に入つた場所においてシリコン格子に対す
る損傷をなくし且つ注入された原子を電気的によ
り活性化する目的で、水素中又は窒素中で500℃
程度の温度で合金化される。

第３図は本発明の製造方法の第３の実施例にお
ける一段階を示したMOS装置の一部断面図であ
り、附加的な写真平版作業を全く必要とすること
なくデイプレツシヨン型トランジスタを選択的に
形成する段階を示している。この図に示されてい
るように、n⁺領域７４，７６，７８および８０
がｐ型シリコン基板８２の上部表面に形成されて
いる。基板中よりも高濃度のアクセプタを持つた
ｐ型領域８４が基板の表面部に形成されていて互
いに関連していないn⁺領域間に第１図の実施例
におけると同様な形で延びている。ゲート領域は
うすい酸化物絶縁領域８６とドープした多結晶層
８８とで覆われており、フイールド領域は厚い二
酸化シリコン領域９０で覆われている。

本実施例によれば、金属化パターンは、金属た
とえば９２で示した金属が、エンハンス型となる
べきトランジスタの多結晶シリコンゲートのみは
覆うが、一方デイプレツシヨン型となるべきトラ
ンジスタ、たとえば第３図の左側のトランジス
タ、のゲートは覆わないようにデザインされてい
る。

ウエフアは次に、第３図に示すように、９４で
示されている一価又は二価にイオン化されたｎ型
イオン（燐）のイオン注入に付せられる。これら
のイオンは露出された多結晶シリコン８８および
その下にある酸化物層を通り抜けて基板中に入
り、第３図の左側のトランジスタのゲートの場所
で注入ｎ型チヤネル９６を形成するに充分なエネ
ルギーを有している。チヤネル９６の形成は左側
のトランジスタについてのしきい値電圧を変えて
そのトランジスタをデイプレツシヨンモードのト
ランジスタに変換する。金属層９２は注入障壁と
して動作するので右側のトランジスタのゲートに
はｎ型のチヤネルは形成されない。したがつて右
側のトランジスタはエンハンスモード型のままに
留つている。ウエフアは次に水素中で低温（440
℃ないし500℃）の焼鈍に付せられる。デイプレ
ツシヨン型トランジスタのシリコンゲートに対す
る金属線を使つての接触は、シリコンゲートをフ
イールド領域の上まで延長し何かの金属線をその
上に走らせることによつて行われ、かくしてゲー
トと金属の間の接触が達成される。

第４図および第５図は、本発明のもう１つの実
施例の製造方法の１つの段階におけるMOS装置
の一部の地形学的配置の平面図およびそのMOS
装置の断面図を示したものである。すなわちシリ
コンゲートMOS構造において、附加的なマスク
形成処理を行う必要なしにエンハンスメント型お
よびデイプレツシヨン型装置を選択的に形成する
方法の一段階を示したものである。この製造方法
においては、製造中にウエフアの上に燐珪酸ガラ
ス層が形成され、上に横わる金属化層（第５図に
は示してない）をドープした多結晶シリコンゲー
ト構造から分離するようになつている。第４図お
よび第５図はｎチヤネルのMOSトランジスタの
製造に用いられる工程を示したものであるが、第
３図の構造において含まれる場所に対応する場所
には第３図において用いられていたのと同じ共通
の参照数字が付けられている。第４図および第５
図に示されている構造を製造するのに用いられる
製造工程は、結果的には共平面のドレーン、ソー
ス、およびチヤネルの領域を持つていることに注
意すべきである。

従来の方法においては、開口１００は、ソー
ス、ドレーン、およびゲートの各電極に対して選
択的に接触を形成するための開口を形成する接触
写真平版工程中に、燐珪酸層中に腐蝕されて形成
される。しかし本実施例の製造方法においては、
附加的な開口たとえば１０２における開口が、接
触のための写真平版作用段階において、希望する
デイプレツシヨン型の装置のゲート領域上に形成
される。接触とデイプレツシヨン型のゲート窓が
このようにして一旦形成されると、ウエフアは矢
印１０４で示すように、残つた燐珪酸ガラスをイ
オン注入のための障壁として用いて、一価又は二
価にイオン化された高エネルギーのイオン注入工
程に付せられる。上記の代りに、接触用孔を決め
るのに用いたレジストを腐蝕のあとも残しておい
て附加的な障壁とすることもできる。イオン注入
操作はｎ型のイオンを第５図の右側の装置の多結
晶シリコンゲート構造を通過させて、このシリコ
ンゲート構造の下のｐ型基板の表面にｎ型の注入
されたチヤネル１０６を形成する。先に述べたよ
うに、このチヤネルはこのゲート領域に関連した
しきい値電圧を変えてデイプレツシヨン型の装置
を形成する。

このあと第４図に示すように、もつとも分り易
くするため第５図には示してないが、従来と同じ
ように金属接触１０８が形成されて接触用開口を
通してソース領域およびゲート領域に接触され、
全構造の上部にパシベーシヨン層が形成される。

第６図および第７図は、本発明の更に別の実施
例の製造方法の１つの段階におけるMOS装置の
一部の地形学的な配置の平面図およびこのMOS
装置の断面を示した図であつて、デイプレツシヨ
ン型の負荷要素を有するMOSインバータ回路の
製造に向けられている。

第８図は上記のMOS構造により構成されたイ
ンバータ回路をブロツクであらわした図である。
この回路は又パウル・リツチマン（Paul
Richman）が1973年にジヨン・ウイリー・アン
ド・サンズ社（John Wiley＆Sons）から発行し
た「MOS電界効果トランジスタと集積回路
（MOS FIELD EFFEC TRANSISTORS AND
INTEGRATED CIRCUITS）」の221頁に述べら
れている。この第８図を参照すると、デイプレツ
シヨン型のトランジスタＱ１のゲートとソースは
お互いに接続されておりそして出力端子に接続さ
れていることに注意すべきである。

ここで第７図に戻ると、この第７図は第５図と
同じような図であつて対応する要素には対応する
参照数字で番号がつけられており、接触写真平版
段階における製造工程を示している。第４図およ
び第５図で示した実施例におけると同じく、この
工程では１０８および１１０で示すように燐珪酸
層９８に接触用開口が選択的に形成されている。
これに加えて、同じ段階において、燐珪酸ガラス
層中のデイプレツシヨン型トランジスタのゲート
およびソースの場所において開口１１２が形成さ
れている。そして次にイオン注入工操作が行わ
れ、充分なエネルギーを持つたｎ型イオン１１４
（ｎ型の基板のときはｐ型のイオンとなる）がデ
イプレツシヨン型装置の多結晶シリコンゲート構
造を貫いて注入され、第５図に示したと同じよう
に、シリコンゲート構造の下のｎ型のイオン注入
チヤネル１１６を形成する。チヤネル１１６は、
さきに説明したように、トランジスタのしきい値
電圧を変えて希望するデイプレツシヨン型トラン
ジスタを形成する。

このあと、金属化パターンが形成され、第６図
をも参照して、燐珪酸層中にさきに形成された開
口を通して、線１１８における供給電圧Ｖ_SSと、
線１２０における入力と、線１２２における供給
電圧Ｖ_DDと、線１２４における出力に対する接触
が形成される。第８図の回路に示されたトランジ
スタＱ１の結線を得るために、線１２４の金属が
デイプレツシヨン型トランジスタのゲートとソー
スの両方に接触していることに注意すべきであ
る。

第９図は、本発明の更に附加的な実施例の製造
方法の１つの段階を示す断面図であつて、データ
マトリツクス中の選ばれた場所に論理“１”およ
び“０”のデータを蓄積するトランジスタを形成
することによつてROMをプログラムするための
方法における１つの段階を示している。この第９
図の工程はパシベーシヨン層が形成されたあと金
属ゲートと厚い酸化膜を用いたMOS構造をコー
ドするのに用いられる。この第９図にはｐチヤネ
ルの構造が示されているが、しかし今まで説明し
た幾つかの実施例のすべてにおけると同じよう
に、この工程は反対の極性（この場合はｎチヤネ
ル）の構造を製造するのにも容易に用いることが
できる。更に詳しく言えば、第９図に示された工
程は、ソースおよびドレーンのp⁺領域１２８と
１３０が形成されているｎ型シリコン基板１２６
を含むMOS構造すなわち拡散法によるMOS構造
を作るのにも適用できる。二酸化シリコンのゲー
ト絶縁被膜１３２および厚い酸化シリコン領域１
３４はふつうの方法で形成され、それからn⁺不
純物をドープした多結晶シリコンの薄い層１３６
によつて覆われる。

次に金属が堆積され腐蝕除去されて、ドープさ
れた多結晶シリコン層１３６の上に金属化層１３
８が形成される。金属は、腐蝕されたあと、今度
は露出したドープした多結晶シリコン層を腐蝕除
去するためのマスクとして用いられる。このあと
パシベーシヨン層１４０がウエフアの表面の上に
堆積される。

本発明の第９図の実施例の製造工程は、パシベ
ーシヨン層のうちの、論理“０”を蓄積する場所
を形成しようと希望する各場所の上の選択された
場所、たとえば１４２の場所、を腐蝕で窓を貫通
させる点が従来の技術と異なつている。残つたパ
シベーシヨン層をマスクとして用いて前記の選択
された場所における露出された金属が腐蝕除去さ
れ、多結晶シリコン層が露出したままの状態にな
る。次に一価又は二価にイオン化された燐イオン
１４４を用いてイオン注入工程が実行される。こ
れらのイオンは露出した多結晶二酸化シリコンゲ
ート構造を突き抜けるに充分なエネルギーを持つ
ていてソースとドレーンの領域１２８と１３０の
間に延びているｎ型の注入層１４６を生成する。
先に述べたような理由で、注入層は第９図の左側
のトランジスタに関するしきい値電圧を変えて希
望する論理“０”ビツトを生成する。

第９図の構造において達成できる金属（アルミ
ニウム）とドープした多結晶シリコンの間の相互
結合は、転位を通り浅い接合を通りそして基板に
まで突抜けて入るアルミニウムによつて起される
漏洩電流をなくすのに有利な効果を有している。
接触孔の場所においては、ドープした多結晶シリ
コンの層は、合金化段階においてアルミニウムが
下の接合を貫通するのに対し邪魔する障壁として
作用する。ドープした多結晶シリコン層の効果
は、その厚さおよび多結晶シリコン材料そのもの
に関連した“格子”の規則性／不規則性の度合に
依存する。

第１０図および第１１図は本発明の更にもう１
つの実施例の製造方法のうちの１つの段階におけ
るMOS装置の平面図およびその断面図をそれぞ
れ示したものであつて、パツドマスクの形成と全
く同時にｎチヤネルROMのコード化を可能とす
る状態を示している。第１０図および第１１図の
工程で第４図および第５図の工程に対応するもの
に関する限り、対応する要素は同じ参照数字であ
らわしている。第１１図に示すように、燐珪酸ガ
ラス層１４８が、厚い酸化物層９０と多結晶シリ
コン酸化物ゲート構造と露出したドレーンおよび
ソースの領域の上に形成されている。次に、燐珪
酸ガラス層１４８の中に接触孔開口が形成され、
そして選択的に腐蝕された金属化層１５０が形成
されてこれらの開口を通してゲート、ソース、お
よびドレーンの各領域との接触を作る。これに続
いて低温堆積窒化シリコンのパシベーシヨン層１
５２がウエフアの表面の上に堆積される。

最終の写真平版作業中にROMをコードするた
め、ふつうはこの作業でパシベーシヨン層の中の
希望するパツドの場所に開口を形成するのである
が、ここではパシベーシヨン層のROMマトリツ
クス中の特定場所において附加的な開口が形成さ
れる。このあと、残つているパシベーシヨン層と
その上に載つているフオトレジストをマスクとし
て用いて、露出された燐珪酸ガラス層を代表的な
ものとして化学腐蝕かプラズマ腐蝕を用いて腐蝕
除去して窓１５４を形成し、この窓は酸化物ゲー
ト絶縁体８６ａの上にある多結晶シリコン層８８
ａの一部あるいは全部を露出した状態で残す。

このあと高エネルギーの一価又は二価にイオン
化された硼素イオン１５６を用い、残つているパ
シベーシヨン層、金属化層、燐珪酸層、或いは残
つているレジストを注入障壁として作用させて、
イオン注入作業が行われる。このイオン注入の結
果として、ｐ型の注入チヤネル１５８が第１１図
の右側のトランジスタのチヤネル領域の一部又は
全体に亘つて形成され、これによつてこのトラン
ジスタに関連したしきい値電圧を変え、このトラ
ンジスタを論理“０”状態に対応する常に“オ
フ”である状態にする。金属接触１６０（第１０
図）がこのトランジスタの多結晶ゲート構造に作
られる。左側のトランジスタは、イオン注入中は
結合されたパシベーシヨン層と燐珪酸層によつて
保護されて、イオンによつて影響を受けないまま
の状態を続け、そしてこのようにして論理“１”
の状態になつている。

要約すれば、本発明の製造方法は、ウエフアの
製造の最終の段階の近くにおいてMOS装置を選
択的に変えて、たとえばROMのビツトの場所を
コード又はプログラムするか、或いはデイプレツ
シヨン型装置を形成することを可能ならしむるも
のであり、そしてしばしば附加的な写真平版作業
およびマスク作業を必要とすることなくして可能
ならしむるものである。本発明によるMOS装置
の変更は、接触形成、金属化、或いはマスク写真
平版の各作業中およびこれに続きこれら作業中に
形成された開口を通してイオン注入をして、関係
するMOS装置の特性を変更する効果を持つ注入
層を希望するゲートチヤネル場所で形成するイオ
ン注入作業中に達成される。

本発明を実行することにより、殆んど完成した
MOS装置が作られ、それからウエフアの形で保
管され、ROMの場合におけると同様に、これで
いつでもマスクでプログラムされそれから最終の
組立まではやく移される用意ができていることが
分るであろう。この発明の製造方法は、ROMの
製造およびこれに関連した回路で工業界における
現在の指向となつている単一のチツプ上に周辺支
持回路のための入出力回路の製造に、特別の実用
性と重要性を見出すものである。本発明の製造工
程によれば、チツプ上に形成した読取り専用メモ
リとランダムアクセスメモリを具え而も入出力を
完備した高速マイクロプロセツサが単一のチツプ
上に形成され、それからROMと入出力回路が、
ウエフア上にパシベーシヨン層が堆積されたあ
と、プログラムされる。又本発明の製造方法を実
行することにより、ウエフアの製造の実質的の最
後の段階まで標準であつた製品も、このあと極め
て短時間にMOSの注文回路をデザインし、そし
て製造するのに必要な仕要を満たすために、得意
先向きにされ或いはプログラムされる。プログラ
ムされてないウエフアは製造工程の最終の段階で
プログラムされるまでは在庫品として保管するこ
ともできる。

なお在庫品として保管する場合、ウエフアの上
面にパシベーシヨン層が形成されていて外囲気に
対する耐性が大きいので、保管及び取扱いの条件
は緩くてすむ。

本発明の製造方法は、現在MOS製造に用いら
れている多くの異なつた型のパシベーシヨン層材
料、たとえば二酸化シリコン、窒化シリコン、ド
ープした二酸化シリコン、および酸化アルミニウ
ムに対しても用いることができる。更に又、本発
明に用いられる注入工程は、イオンが充分な量で
露出した層を突き抜けて基板に入り込める限り、
一価、二価、又は三価にイオン化した硼素イオン
あるいは燐イオンを適当なエネルギーで且つ適当
な注入量で利用することができる。この製造法は
ここではｎチヤネルあるいはｐチヤネルのいずれ
かの形態で説明されているが、これを反応の極性
の形態のものにも容易に適用することもできる。

このようにして、本発明の製造方法は数列の試
みられた実施例に関して述べられているが、本発
明の精神と目的から逸脱することなく変形が可能
であることはいうまでもない。

次に本発明の好ましい実施の態様を項目に分け
て説明する。

(1) 特許請求の範囲１の製造方法であつて、更に
パシベーシヨンの形成に先立つて金属化層を選
択的に形成する段階を有しており、又このパシ
ベーシヨン層に開口を選択的に形成する段階
が、このパシベーシヨン層中の前記金属化層の
上でボンデイングパツドの位置を決めようとす
る選択された場所に開口を形成する段階と同時
に行われるようにしたMOS半導体回路の製造
方法。

(2) 特許請求の範囲１の製造方法であつて、注入
すべきイオンが基板の導電型とは反対の型のも
のであるようなMOS半導体回路の製造方法。

(3) 特許請求の範囲１の製造方法であつて、注入
イオン導電型が基板の導電型と同じであるよう
なMOS半導体回路の製造方法。

(4) 特許請求の範囲２の製造方法であつて、注入
イオンが基板の導電型と同じ導電型であるよう
なMOS読取り専用メモリの製造方法。

(5) 特許請求の範囲３の製造方法であつて、注入
イオンが基板の導電型と同じ導電型であるよう
な読出し専用メモリの製造方法。

(6) 前記(5)項の製造方法であつて、厚い絶縁層が
燐珪酸ガラスを含んでいるような読出し専用メ
モリの製造方法。

(7) 特許請求の範囲３の製造方法であつて、パシ
ベーシヨン層が窒化シリコンを含んでいるよう
な読出し専用メモリの製造方法。

(8) 特許請求の範囲３の製造方法であつて、厚い
絶縁層中の複数の開口と附加的な開口が同時に
形成されるようにした読出し専用メモリ。

(9) 前記(8)項の製造方法であつて、前記厚い絶縁
層が燐珪酸ガラスを含んでいる読出し専用メモ
リ。

(10) 特許請求の範囲３の製造方法であつて、更
に、パシベーシヨン層の形成に先立つて金属化
層を選択的に形成する段階を含んでおり、又パ
シベーシヨン層を腐蝕して除去する段階が、パ
シベーシヨン層中に金属化層の上でボンデイン
グパツドの位置を決めようと思う場所に開口を
形成するのと同時に行われるようにした読出し
専用メモリの製造方法。

【図面の簡単な説明】

第１ａ図ないし第１ｇ図は本発明の一実施例に
おける製造段階のうちのいくつかを示す部分断面
図、第２図は本発明の第２の実施例における或る
一段階をあらわすMOS装置の一部断面図、第３
図は本発明の第３の実施例における一段階を示し
た一部断面図、第４図および第５図は本発明のも
う１つの実施例の１つの段階におけるMOS装置
の一部の地形学的配置の平面およびそのMOS装
置の断面をそれぞれあらわした図、第６図および
第７図は本発明の更に別の実施例の１つの段階に
おけるMOS装置の一部の地形学的な配置の平面
およびこのMOS装置の断面をそれぞれあらわし
た図、第８図は第７図のMOS構造により構成さ
れたインバータ回路をブロツクであらわした図、
第９図は本発明の更に附加的な実施例における１
つの段階を示す断面図、第１０図および第１１図
は本発明の更にもう１つの実施例におけるMOS
装置の平面および断面をそれぞれあらわした図で
ある。記号の説明；１０は基板、１２は二酸化シリコ
ン層、１４は砒素をドープした多結晶シリコン、
１６は窒化シリコン、１８は窓開口、２０はソー
ス領域、２２はドレーン領域、２４はｐ型層、２
６は二酸化シリコン領域、２８は多結晶シリコ
ン、３０は金属層、３２はパシベーシヨン層、３
４はフオトレジスト、３８はB⁺イオン、４０は
注入層をそれぞれあらわしている。

Claims

【特許請求の範囲】１ひとつの導電型の基板の表面に反対の導電型
の領域を間隔をあけて形成し、多数の電界効果型
のトランジスタのソースとドレーンを決める前記
領域のお互いに近接した対の領域の間に、チヤネ
ル領域の形が決められるようにする段階と、前記
チヤネルの上に横わつた薄いゲート絶縁層を形成
する段階と、前記ゲート絶縁層上に前記チヤネル
領域のおのおのの位置にドープした多結晶シリコ
ンのゲート電極層を形成する段階と、選択的に金
属の内部接続を形成する段階と、これらの段階を
施したウエフアの上にパシベーシヨン層を形成す
る段階とを含み、これにより前記パシベーシヨン
層を保護層としこの段階では電気的特性が同じで
あるようなトランジスタとして保管可能な半導体
構造を形成する構造体形成工程と、このあと前記
完成された半導体構造の前記パシベーシヨン層及
び前記金属の内部接続に前記チヤネル領域のうち
の選択された領域上で選択的に開口を形成しこれ
によつて下にある多結晶シリコン層のいくつかの
部分表面を露出させる段階と、このあと、前記パ
シベーシヨン層の残つた部分を注入用障壁として
用いて、前記多結晶シリコン層の露出した部分お
よび前記すぐ下にある絶縁層を突抜けるに充分な
エネルギーを持つイオンを、前記形成された開口
を通して注入して前記チヤネル領域内に注入領域
を形成し、かくして形成された注入領域が前記ト
ランジスタのうちの選択したトランジスタの電気
的特性を第２の異つた電気的特性に変える手段を
含み、而して前記パシベーシヨン層を残存する部
分は前記変えられた構造体の機械的保護を継続す
るためにそのまま残して置くようにした電気的特
性変更工程とを有するMOS装置の製造方法。２ひとつの導電型の基板の上方表面にドープし
た反対導電型の領域の多数の対を形成し、而して
前記領域の対は論理“１”の状態あるいは論理
“０”の状態のデータ信号が形成さるべき電界効
果トランジスタの関連するソース領域およびドレ
ーン領域を決め、前記基板中の前記関連した領域
の前記対の間にチヤネルが設けられているように
した段階と、前記チヤネル領域のおのおのの上に
横わるゲート絶縁層を形成する段階と、ドープさ
れた多結晶シリコン層およびその上に横わる金属
化層を前記ゲート絶縁層の前記チヤネル領域のお
のおのが生じる場合の上方に形成する段階と、前
記金属化層の上にパシベーシヨン層を形成しこれ
により全電界効果トランジスタを同じ電気的特性
を持つた状態で保管し得るようにする段階と、こ
のあと前記パシベーシヨン層中に、トランジスタ
上で前記論理の状態のうちの１つの状態のデータ
信号を蓄積しようと望んでいる場所に開口を形成
する段階と、このあと前記金属化層の前記開口の
下の部分を除去し、これにより前記金属化層の除
去された部分の下に横わる前記ドープした多結晶
シリコン層の露出した部分を残すようにする段階
と、そのあと前記ドープした多結晶シリコン層と
前記ゲート絶縁層を突き抜けるに充分な大きさの
エネルギーを持つたイオンを注入し、これによつ
て前記ドーブした多結晶シリコンの露出した部分
およびその下のゲート絶縁層の下に横わる前記チ
ヤネル領域に、前記チヤネル領域に関連したしき
い値電圧を変えその場所における前記論理状態の
うちの前記１つの状態を形作るのに充分な不純物
濃度を持つ注入層を形成するようにしたMOS読
出し専用メモリの製造方法。３ひとつの導電型の基板の上方表面にドープし
た反対導電型の領域の多数の対を形成し、而して
前記領域の対は論理“１”の状態あるいは理論
“０”の状態のデータ信号が形成さるべき電界効
果トランジスタの関連するソース領域およびドレ
ーン領域を決め、前記基板中の前記相関領域の前
記対の間にチヤネルが設けられるようにした段階
と、ゲート絶縁被膜とその上に横わるドープした
多結晶シリコン層を含むゲート構造を前記基板の
前記チヤネル上の表面に形成する段階と、前記多
結晶シリコン層の上と前記基板に残された露出し
た表面の上に厚い絶縁層を形成する段階と、前記
厚い絶縁層に前記多結晶シリコン層の上表面に延
びる開口を選択的に形成し、更に前記厚い絶縁層
に前記基板の表面で前記ソース領域およびドレー
ン領域のうちの選択された領域のところまで延び
る付加開口を形成する段階と、前記開口のうちの
選択された開口の中で前記基板の表面にまで延び
ている金属化層を形成し、前記ソース領域および
ドレーン領域のうちの前記選択された領域に対す
る接触を形成する段階と、このあと、前記厚い絶
縁層および前記金属化層上に横わるパシベーシヨ
ン層を形成しこれによつて全電界効果トランジス
タを同じ電気的特性を持つた状態で保管し得るよ
うにする段階と、前記パシベーシヨン層をトラン
ジスタ上の前記論理の状態のうちの１つのデータ
信号を蓄積しようと希望する場所でエツチして除
去する段階と、このあと、残存しているパシベー
シヨン層を注入用開口を決めるマスクとして用い
て、この注入用開口を通して前記多結晶シリコン
層のうちの露出した層を突抜けるに充分なエネル
ギーを持つたイオンを注入し、これによつて前記
注入開口の下に横わる前記チヤネル領域に、前記
下に横たわるチヤネル領域に関連するしきい値電
圧を変えるに充分な不純物濃度を持つ注入層を形
成し、これにより前記注入層において前記論理の
うちの前記１つの論理を設定する段階とを含む、
MOS読出し専用メモリの製造方法。