JPS62190851A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62190851A JPS62190851A JP61034687A JP3468786A JPS62190851A JP S62190851 A JPS62190851 A JP S62190851A JP 61034687 A JP61034687 A JP 61034687A JP 3468786 A JP3468786 A JP 3468786A JP S62190851 A JPS62190851 A JP S62190851A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- interlayer insulating
- gate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置特に２層ゲート電極構造を有する半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
従来の技術
ＭＯＳダイナミックＲＡＭにおいて２層ポリシリコン電
極構造が一般に用いられているが、この場合の眉間絶縁
膜形成には５ＥＬＯＣ３法（Ｓｅｌｅｃｔｉｖｅ ０ｘ
ｉｄｅ Ｃｏａｔｉｎｇ ｏｆ Ｓｔ ｇａｔｅ）が用
いられている。
極構造が一般に用いられているが、この場合の眉間絶縁
膜形成には５ＥＬＯＣ３法（Ｓｅｌｅｃｔｉｖｅ ０ｘ
ｉｄｅ Ｃｏａｔｉｎｇ ｏｆ Ｓｔ ｇａｔｅ）が用
いられている。
発明が解決しようとする問題点
前記の方法では、第２ゲート酸化膜の形成と眉間絶縁膜
の形成とを同時に行うため第２ゲート酸化膜の薄膜化と
ともに十分な膜厚の層間絶縁膜を得ることが困難になっ
てきている。又第２ゲート酸化膜の形成時に第１ポリシ
リコンゲート電極からのオートドーピングにより、ＭＯ
Ｓ）ランジスタのしきい値電圧の変動等の問題がある。
の形成とを同時に行うため第２ゲート酸化膜の薄膜化と
ともに十分な膜厚の層間絶縁膜を得ることが困難になっ
てきている。又第２ゲート酸化膜の形成時に第１ポリシ
リコンゲート電極からのオートドーピングにより、ＭＯ
Ｓ）ランジスタのしきい値電圧の変動等の問題がある。
問題点を解決するだめの手段
前記の問題点を解決するために本発明は、半導体基板上
の所定の領域を選択酸化法により電気的に分離する工程
と、前記所定の領域に第１ゲート絶縁膜と第１ゲート電
極層と第１層間絶縁膜とを順次積層する工程と、前記第
１層間絶縁膜上の所望の領域にフォトレジスト膜を形成
する工程と、前記フォトレジスト膜をマスクにして前記
第１ゲート電極層と前記第１層間絶縁膜とを異方性ドラ
イエツチングにより除去する工程と、前記フォトレジス
ト膜を除去する工程と、前記第１層間絶縁膜と前記第１
ゲート絶縁膜上に連続的に第２層間絶縁膜を形成する工
程と、前記第２層間絶縁膜を異方性ドライエツチングに
よシ、前記第１ゲート電極の端面上と前記第１層間絶縁
膜の端面上にのみ残して除去する工程と、前記残留第２
層間絶縁膜に隣接する前記半導体基板上の所定の領域に
第２ゲート絶縁膜と第２ゲート電極層とを１員次積層す
る工程とを含む事を特徴とする半導体装置の製造方法を
提供する。
の所定の領域を選択酸化法により電気的に分離する工程
と、前記所定の領域に第１ゲート絶縁膜と第１ゲート電
極層と第１層間絶縁膜とを順次積層する工程と、前記第
１層間絶縁膜上の所望の領域にフォトレジスト膜を形成
する工程と、前記フォトレジスト膜をマスクにして前記
第１ゲート電極層と前記第１層間絶縁膜とを異方性ドラ
イエツチングにより除去する工程と、前記フォトレジス
ト膜を除去する工程と、前記第１層間絶縁膜と前記第１
ゲート絶縁膜上に連続的に第２層間絶縁膜を形成する工
程と、前記第２層間絶縁膜を異方性ドライエツチングに
よシ、前記第１ゲート電極の端面上と前記第１層間絶縁
膜の端面上にのみ残して除去する工程と、前記残留第２
層間絶縁膜に隣接する前記半導体基板上の所定の領域に
第２ゲート絶縁膜と第２ゲート電極層とを１員次積層す
る工程とを含む事を特徴とする半導体装置の製造方法を
提供する。
作 用
第２ゲート絶縁膜と眉間絶縁膜とを前記のように別工程
で作製するため、第２ゲート絶縁膜の薄膜化とは無関係
に眉間絶縁膜の膜厚を決定出来、第２ゲート絶縁膜の形
成時に、第１ポリシコンゲート電極からのオートドーピ
ングの問題も解決される。
で作製するため、第２ゲート絶縁膜の薄膜化とは無関係
に眉間絶縁膜の膜厚を決定出来、第２ゲート絶縁膜の形
成時に、第１ポリシコンゲート電極からのオートドーピ
ングの問題も解決される。
実施例
本発明の実施例を第２図ａ −ｆに示す工程断面図に従
って説明する。第２図ａに示すように、Ｐ型シリコン基
板１上のフィールド酸化シリコン膜２によって電気的に
分離された領域の基板表面に第１ゲート酸化シリコン膜
３を形成し、其の上に第１ゲート電極層として第１ポリ
シリコン層４を厚さ４０００人にＬＰＣＶＤ法により形
成し、リンドープ処理を施し、更に其の上に第１の層間
絶縁膜６を厚さ３０００人にＣＶＤ法により形成し、更
に其の上の一半上にフォトレジスト膜６を形成する。次
に第２図すに示すように、フォトレジスト膜６をマスク
にして、異方性ドライエツチングにより第１ポリシリコ
ン層４と第１の層間絶縁膜６を除去する。更に第２図Ｃ
に示すように、第１層間絶縁膜５と第１ゲート絶縁膜３
上に連続的に厚さ３０００人にＣＶＤ法により第２の層
間絶縁膜７を形成し、次に第２図ｄに示すようにガスプ
ラズマを利用して、第２の眉間絶縁膜７を異方性ドライ
エツチングにより、第１ゲート電極４の端面上と第１層
間絶縁膜６の端面上にのみ残す。次に第２図ｅに示すよ
うに、残留第２層間絶縁膜７に隣接する半導体基板上に
第２ゲート絶縁膜を形成する酸化シリコン膜８と第２ゲ
ート電極層を形成する第２ポリシリコン層９とフォトレ
ジストマスク１ｏを積層し、最後に第２図ｆに示すよう
に第２ポリシリコン層９のバター二／グを行いポリシリ
コン２層構造を形成する。第１図は第２図ｆの各ゲート
電極にアルミ電極を附加した完成品の断面図である。
って説明する。第２図ａに示すように、Ｐ型シリコン基
板１上のフィールド酸化シリコン膜２によって電気的に
分離された領域の基板表面に第１ゲート酸化シリコン膜
３を形成し、其の上に第１ゲート電極層として第１ポリ
シリコン層４を厚さ４０００人にＬＰＣＶＤ法により形
成し、リンドープ処理を施し、更に其の上に第１の層間
絶縁膜６を厚さ３０００人にＣＶＤ法により形成し、更
に其の上の一半上にフォトレジスト膜６を形成する。次
に第２図すに示すように、フォトレジスト膜６をマスク
にして、異方性ドライエツチングにより第１ポリシリコ
ン層４と第１の層間絶縁膜６を除去する。更に第２図Ｃ
に示すように、第１層間絶縁膜５と第１ゲート絶縁膜３
上に連続的に厚さ３０００人にＣＶＤ法により第２の層
間絶縁膜７を形成し、次に第２図ｄに示すようにガスプ
ラズマを利用して、第２の眉間絶縁膜７を異方性ドライ
エツチングにより、第１ゲート電極４の端面上と第１層
間絶縁膜６の端面上にのみ残す。次に第２図ｅに示すよ
うに、残留第２層間絶縁膜７に隣接する半導体基板上に
第２ゲート絶縁膜を形成する酸化シリコン膜８と第２ゲ
ート電極層を形成する第２ポリシリコン層９とフォトレ
ジストマスク１ｏを積層し、最後に第２図ｆに示すよう
に第２ポリシリコン層９のバター二／グを行いポリシリ
コン２層構造を形成する。第１図は第２図ｆの各ゲート
電極にアルミ電極を附加した完成品の断面図である。
発明の効果
本発明により、第２ゲート酸化膜の薄膜化に関係なくポ
リシリコン層間絶縁膜をセルファジインでかつ膜厚を自
由に設定でき、第２ゲート酸化時のリンのオートドーピ
ング等の問題もなく良好な層間絶縁膜を形成できる。
リシリコン層間絶縁膜をセルファジインでかつ膜厚を自
由に設定でき、第２ゲート酸化時のリンのオートドーピ
ング等の問題もなく良好な層間絶縁膜を形成できる。
第１図は本発明による半導体装置の完成品の断面図、第
２図は本発明の形成の様子を図示する工程断面図である
。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化シリコン膜、３・・・・・・第２ゲート酸化シリ
コン膜、４・・・・・・第１ポリシリコン層、５・・・
・・・第１の眉間絶縁膜、６・・・・・・ホトレジスト
マスク、７・・・・・・第２の眉間絶縁膜、８・・・・
・・第２ゲート酸化シリコン膜、９・・・・・・第２ホ
リシリコン、１ｏ・・・・・・ホトレジストマスク、１
１・・・・・・アルミ層間絶縁膜、１２・・・・・・コ
ンタクトホール、１３・・・・・・アルミ配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名イー
ーーシリコン纂不従 ２＝−７４−ルレ＠化シリコン横 ３−°−オ２ゲーＬ酵（ビ嗅 ｔ、ｔｏ−−−−ｙｚ’５ｂ９ｙ、”Ｈ１１りｆ２−−
コン′１７ドχ１−ル ｆ５−−−７＋レミＷ、季＆ 第２図
２図は本発明の形成の様子を図示する工程断面図である
。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化シリコン膜、３・・・・・・第２ゲート酸化シリ
コン膜、４・・・・・・第１ポリシリコン層、５・・・
・・・第１の眉間絶縁膜、６・・・・・・ホトレジスト
マスク、７・・・・・・第２の眉間絶縁膜、８・・・・
・・第２ゲート酸化シリコン膜、９・・・・・・第２ホ
リシリコン、１ｏ・・・・・・ホトレジストマスク、１
１・・・・・・アルミ層間絶縁膜、１２・・・・・・コ
ンタクトホール、１３・・・・・・アルミ配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名イー
ーーシリコン纂不従 ２＝−７４−ルレ＠化シリコン横 ３−°−オ２ゲーＬ酵（ビ嗅 ｔ、ｔｏ−−−−ｙｚ’５ｂ９ｙ、”Ｈ１１りｆ２−−
コン′１７ドχ１−ル ｆ５−−−７＋レミＷ、季＆ 第２図
Claims (1)
- 半導体基板上の所定の領域を選択酸化法により電気的に
分離する工程と、前記所定の領域に第１ゲート絶縁膜と
第１ゲート電極層と第１層間絶縁膜とを順次積層する工
程と、前記第１層間絶縁膜上の所望の領域にフォトレジ
スト膜を形成する工程と、前記フォトレジスト膜をマス
クにして前記第１ゲート電極層と前記第１層間絶縁膜と
を異方性ドライエッチングにより除去する工程と、前記
フォトレジスト膜を除去する工程と、前記第１層間絶縁
膜と前記第１ゲート絶縁膜上に連続的に第２層間絶縁膜
を形成する工程と、前記第２層間絶縁膜を異方性ドライ
エッチングにより、前記第１ゲート電極の端面上と前記
第１層間絶縁膜の端面上にのみ残して除去する工程と、
前記残留２層間絶縁膜に隣接する前記半導体基板上の所
定の領域に第２ゲート絶縁膜と第２ゲート電極層とを順
次積層する工程とを含む事を特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034687A JPS62190851A (ja) | 1986-02-18 | 1986-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034687A JPS62190851A (ja) | 1986-02-18 | 1986-02-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190851A true JPS62190851A (ja) | 1987-08-21 |
Family
ID=12421304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034687A Pending JPS62190851A (ja) | 1986-02-18 | 1986-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190851A (ja) |
-
1986
- 1986-02-18 JP JP61034687A patent/JPS62190851A/ja active Pending
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