JPS6025246A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6025246A JPS6025246A JP58133310A JP13331083A JPS6025246A JP S6025246 A JPS6025246 A JP S6025246A JP 58133310 A JP58133310 A JP 58133310A JP 13331083 A JP13331083 A JP 13331083A JP S6025246 A JPS6025246 A JP S6025246A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- poly
- semiconductor device
- different heights
- planes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来、半導体装置の表面は王として平坦な基板を用いて
その表面を加工することによシ最終的に表面に凹凸のあ
る半導体装置が形成されていた。
その表面を加工することによシ最終的に表面に凹凸のあ
る半導体装置が形成されていた。
第１図は従来の酸化膜絶縁分離法による半導体装置の一
例の断面図である。
例の断面図である。
Ｐ型半導体基板ｌの上にＮ型埋込層２及び素子の電気的
分離を確実にするだめのＰ 型チャンネルストッパー３
を設け、その後Ｎｕエピタキシャル層４を形成し、絶縁
分離用酸化膜５によシ素子間の電気的分離を行い、Ｐ型
ベース領域７及びグラフトベース領域８を形成しポリシ
リコン層９を介して、エミッタｉｏを形成し、さらに配
線電極１１を設け、半導体装置を形成する。
分離を確実にするだめのＰ 型チャンネルストッパー３
を設け、その後Ｎｕエピタキシャル層４を形成し、絶縁
分離用酸化膜５によシ素子間の電気的分離を行い、Ｐ型
ベース領域７及びグラフトベース領域８を形成しポリシ
リコン層９を介して、エミッタｉｏを形成し、さらに配
線電極１１を設け、半導体装置を形成する。
酸化膜絶縁分離法を用いたトランジスタは、その酸化膜
厚が１．５〜２μｍ程度であること、及び高速なスイッ
チング速度を要求されることからトランジスタのベース
抵抗ｒ１．／を低下させるためグラフトベースと呼ばれ
る高濃度拡散層８を設けている。この時のエピタキシャ
ル層は約１μｍ程度である。
厚が１．５〜２μｍ程度であること、及び高速なスイッ
チング速度を要求されることからトランジスタのベース
抵抗ｒ１．／を低下させるためグラフトベースと呼ばれ
る高濃度拡散層８を設けている。この時のエピタキシャ
ル層は約１μｍ程度である。
一方、このトランジスタの形成時には何度が熱処理工桓
を経るので高濃度のグラフトベース領域８は、ベース領
域に比べどうしても深く拡散され、Ｎ型埋込層と接触し
てしまう。Ｐ型グラフトベース領域とＮ型埋込層が接触
すると、トランジスタのベースに付く接合容量が増大し
スイッチング速度を低下させ石原囚となる。
を経るので高濃度のグラフトベース領域８は、ベース領
域に比べどうしても深く拡散され、Ｎ型埋込層と接触し
てしまう。Ｐ型グラフトベース領域とＮ型埋込層が接触
すると、トランジスタのベースに付く接合容量が増大し
スイッチング速度を低下させ石原囚となる。
また従来の酸化膜絶縁分離法にょシ形成された半導体装
置は一般に表面の凹凸が大きくなシ配線の信頼性を低下
させておシ、これが平面化が望まれている。
置は一般に表面の凹凸が大きくなシ配線の信頼性を低下
させておシ、これが平面化が望まれている。
本発明の目的は、以上の欠点を除去し、半導体装置の製
造プロセスで必然的に引き起される特性並びに信頼性の
低下を防ぎ、好ましい半導体装置が得られる半導体装置
の製造方法を提供することにある。
造プロセスで必然的に引き起される特性並びに信頼性の
低下を防ぎ、好ましい半導体装置が得られる半導体装置
の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上に選択
的にポリシリコン層を被着形成する工程と、前記ポリシ
リコン層の被着形成された部分と被着されない部分を同
時に酸化する工程と、酸化後形成された酸化膜を除去す
ることによシあらかじめ複数の高さの違った平面を半導
体基板表面に形成する工程と、前記複数の高さの違った
平面を利用して半導体素子を形成する工程とを含んで構
成される。
的にポリシリコン層を被着形成する工程と、前記ポリシ
リコン層の被着形成された部分と被着されない部分を同
時に酸化する工程と、酸化後形成された酸化膜を除去す
ることによシあらかじめ複数の高さの違った平面を半導
体基板表面に形成する工程と、前記複数の高さの違った
平面を利用して半導体素子を形成する工程とを含んで構
成される。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第２図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した断面図である。
めの工程順に示した断面図である。
第２図（ａ）に示すように、Ｐ型半導体基板ｉｏｉの上
にＮ型埋込層１０２及びＰ型の絶縁分離用チャンネルス
トッパー１０３ を設け、その後Ｎ型エピタキシャル層
１０４を成長し、次いで薄い酸化膜１０５ を形成する
。
にＮ型埋込層１０２及びＰ型の絶縁分離用チャンネルス
トッパー１０３ を設け、その後Ｎ型エピタキシャル層
１０４を成長し、次いで薄い酸化膜１０５ を形成する
。
次に、第２図（ｂ）に示すように、ポリシリコンを薄い
酸化膜１０５上に被着させ、部分的にポリシリコン層ｌ
ＯＯをのこす。次いで半導体基板の凸部を設ける部分に
電化膜１０６’を形成する。
酸化膜１０５上に被着させ、部分的にポリシリコン層ｌ
ＯＯをのこす。次いで半導体基板の凸部を設ける部分に
電化膜１０６’を形成する。
その後加圧酸化炉などを用いて９ｏｏ℃、１時間程度の
酸化を行うと第２図（Ｃ）に示すような表面のポリシリ
コン層１ｏＯ及び窒化膜１０６の被っていない部分には
厚い酸化膜１０５′が形成され最も深くエピタキシャル
層が酸化される。この時ポリシリコン層が形成されてい
る部分は、ポリシリコンが酸化されるのでポリシリコン
のない部分に比べ、エピタキシャル層は深く酸化されな
い。一方、窒化膜のある部分は酸化されない。
酸化を行うと第２図（Ｃ）に示すような表面のポリシリ
コン層１ｏＯ及び窒化膜１０６の被っていない部分には
厚い酸化膜１０５′が形成され最も深くエピタキシャル
層が酸化される。この時ポリシリコン層が形成されてい
る部分は、ポリシリコンが酸化されるのでポリシリコン
のない部分に比べ、エピタキシャル層は深く酸化されな
い。一方、窒化膜のある部分は酸化されない。
次に、第２図（ｄ）に示すように、酸化膜をエツチング
すると高さの違った平面が形成される。
すると高さの違った平面が形成される。
次に、第２図（ｅ）に示すように、薄い酸化膜１１５を
成長させ、素子形成領域となる部分の酸化膜１１５の上
に窒化Ｂ！Ａｌ ｌ ６を形成する。
成長させ、素子形成領域となる部分の酸化膜１１５の上
に窒化Ｂ！Ａｌ ｌ ６を形成する。
次に、再度加圧酸化炉を用いて酸化を行うと第２図（ｆ
）に示すような高さの違った表、面を持ち酸化膜１１５
′によシ絶縁分離された素手形成用の半導体基板が得ら
れる。
）に示すような高さの違った表、面を持ち酸化膜１１５
′によシ絶縁分離された素手形成用の半導体基板が得ら
れる。
その後、第２図（ｇ）に示すように、従来と同様の方法
でベース領域１０７．グラフトベース領域１１８゜エミ
ッタ領域１１０．及び電極取出し用ポリシリコン層１０
９．１０９’、１０９” 、配線用電極１１１等を形成
する。
でベース領域１０７．グラフトベース領域１１８゜エミ
ッタ領域１１０．及び電極取出し用ポリシリコン層１０
９．１０９’、１０９” 、配線用電極１１１等を形成
する。
第２図（ｇ）において、グラフトベース領域１１８の形
成部分は前述のようにエミッタ領域１１０の形成部分よ
り厚いエピタキシャル層を有しているので、高濃度のＰ
型不純物を拡散しても、Ｎ型の埋込層１０２につきあた
り、容量が増え、スイッチング速度が遅くなることはな
い。
成部分は前述のようにエミッタ領域１１０の形成部分よ
り厚いエピタキシャル層を有しているので、高濃度のＰ
型不純物を拡散しても、Ｎ型の埋込層１０２につきあた
り、容量が増え、スイッチング速度が遅くなることはな
い。
また、本実施例では、第３図かられかるように、絶縁分
離用の酸化膜の最も厚い酸化膜は最も低い部分に形成さ
れるので表面の平滑化の面でも効果がある。なお、半導
体装置の最終的な出来上りをあらかじめ、よシ考慮して
数種類の平面を構成しておけば見かけ上平坦な半導体装
置を形成することができる。
離用の酸化膜の最も厚い酸化膜は最も低い部分に形成さ
れるので表面の平滑化の面でも効果がある。なお、半導
体装置の最終的な出来上りをあらかじめ、よシ考慮して
数種類の平面を構成しておけば見かけ上平坦な半導体装
置を形成することができる。
なお本発明の詳細な説明は、酸化膜絶縁分離法を用いた
半導体装置の製法につき説明したが、半導体装置の製法
であらかじめ複数の平坦面を有した基板を作り、その後
半導体装置を構成する方法には全て適用できるものであ
り、また本発明は製造プロセスの途中に適用することも
できる。
半導体装置の製法につき説明したが、半導体装置の製法
であらかじめ複数の平坦面を有した基板を作り、その後
半導体装置を構成する方法には全て適用できるものであ
り、また本発明は製造プロセスの途中に適用することも
できる。
以上説明したように本発明によれば製造プロセスで必然
的に引き起される特性並びに信頼性の低下を防ぐことが
でき、好ましい半導体装置を製造することができる。
的に引き起される特性並びに信頼性の低下を防ぐことが
でき、好ましい半導体装置を製造することができる。
第１図は従来の酸化膜絶縁分離法による半導体装置の一
例の断面図、第２図（ａ）〜（ｇ）は本発明の一実施例
を説明するための工程１＠に示した断面図である。 １．１０１・・・・・・Ｐ型半導体基板、２，１０２・
・・−・・Ｎ型埋込層、３．１０３・・・・・・Ｐ型チ
ャンネルストッパ＋−１４，１０４・・川・Ｎｆｉエピ
タキシャル層、５．１０５．１１５．１１５’、１１５
″・・・・−・酸化膜、６．１０６．１１６・・・・・
・窒化膜、７・・・・・・Ｐ型ベース領域、８．１０８
．１１８−・・・・・Ｐ 型グラフトベース領域、９．
９’、９”、１０９．１０９’、１０デ・・・・・・電
極取出し用ポリシリコン層、１０，１１０ ・・・・・
・エミッタ領域、１１．ｌ＃ｌ］ ・・・・・・配線用
電極、１００・・−・・・ポリシリコン層。 弊Ｎ圀 ｖ−２侶 を２回
例の断面図、第２図（ａ）〜（ｇ）は本発明の一実施例
を説明するための工程１＠に示した断面図である。 １．１０１・・・・・・Ｐ型半導体基板、２，１０２・
・・−・・Ｎ型埋込層、３．１０３・・・・・・Ｐ型チ
ャンネルストッパ＋−１４，１０４・・川・Ｎｆｉエピ
タキシャル層、５．１０５．１１５．１１５’、１１５
″・・・・−・酸化膜、６．１０６．１１６・・・・・
・窒化膜、７・・・・・・Ｐ型ベース領域、８．１０８
．１１８−・・・・・Ｐ 型グラフトベース領域、９．
９’、９”、１０９．１０９’、１０デ・・・・・・電
極取出し用ポリシリコン層、１０，１１０ ・・・・・
・エミッタ領域、１１．ｌ＃ｌ］ ・・・・・・配線用
電極、１００・・−・・・ポリシリコン層。 弊Ｎ圀 ｖ−２侶 を２回
Claims (1)
- 【特許請求の範囲】 半導体基板上に選択的にポリシリコン層を被着形成する
工程と、前記ポリシリコン層？被着形成された部分と被
着されない部分を同時に酸化する工程と、酸化後形成さ
れた酸化膜を除去することによりあらかじめ複数の高さ
の違った平面を半導体基板表面に形成する工程と、前記
複数の高さの違った平面を利用して半導体素子を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。 導体基板表面に高さの違った複数の平面を作り、この平
面を利用して半導体装置を形成する半導体装置の製造方
法に関する。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133310A JPS6025246A (ja) | 1983-07-21 | 1983-07-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133310A JPS6025246A (ja) | 1983-07-21 | 1983-07-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025246A true JPS6025246A (ja) | 1985-02-08 |
Family
ID=15101680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133310A Pending JPS6025246A (ja) | 1983-07-21 | 1983-07-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02124755A (ja) * | 1988-11-02 | 1990-05-14 | Kobayashi Pharmaceut Co Ltd | 発香性石こう成形体とその連続成形方法及び装置 |
-
1983
- 1983-07-21 JP JP58133310A patent/JPS6025246A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02124755A (ja) * | 1988-11-02 | 1990-05-14 | Kobayashi Pharmaceut Co Ltd | 発香性石こう成形体とその連続成形方法及び装置 |
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