JPS62192099A

JPS62192099A - デ−タ記憶装置

Info

Publication number: JPS62192099A
Application number: JP61034133A
Authority: JP
Inventors: Kiyoto Tezuka; 手塚　清登
Original assignee: Hioki Denki KK; Hioki EE Corp
Current assignee: Hioki EE Corp
Priority date: 1986-02-18
Filing date: 1986-02-18
Publication date: 1987-08-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はデシタルウエーブメ−しり、デジタルオシログ
ラフ、波形記録８１などの波形記憶装置に利用するのに
好ましい人台゛吊データ記憶装置に関する。

従来の技術従来、デジタルウェーブメモリでは、一般的にトリ刀以
前のデータも記憶できるようにするため、論理的にはリ
ング状のメモリにデータの書き込みを行なっている。そ
れ故に、トリガの１トかった所で謝き込みを止めると、
トリガ塩６ｈのデータを残すことができる。このような
リング状のメモリを実際に構成するには、データをメモ
リの最下位番地から順次上位番地に向って山き込んで行
さ、最上位番地に達したら、再び最上位番地から出さ″
込んで行くというような同一メモリに対する出さ込みの
繰り返しの手段をとっている。ぞの際、出き込み順番は
最上位番地から最下位番地に至る逆の経路をとることも
できる。そのようなメ−Ｅりのコントローラとして８ピ
ツ１〜ｃｐｕ　＜中央処理装置）などを使った場合には
、アドレスに対する：’、’ｌ当で、叩らアドレス空間
が狭いため、人容早や多チ℃・ンネルの５のを作り難く
なる。

本発明か解決しようとする問題点しかしながら１、アドレス空間の狭いＣＰＵを用いて、
そのアドレス空間以上の記憶容量を持つ、デジタルウェ
ーブメモリを実現するには、メモリシスブムをアドレス
空間に収まる容量の複数のメモリバンクに分【プ、それ
らを切り換えて繰り返し使うことになる。なお、メモリ
バンクとは通常複数のメモリから成る一群のメモリを指
すがメモリー個の場合ら含めることにする。そこで、第
２図に示すようなＯ番地から７ＦＦＦ番地（１６進数表
示）までの番地をそれぞれ持っている２つのメモリバン
クＡ、Ｂの切り換えの例について説明する。まず、メモ
リバンクＡのＯ番地から順次上位番地に向ってデータを
書き込んで行く。そして、バンクＡの７ＦＦＦ番地まで
尤ぎ込んだら、次にバンクを切り換え、メモリバンクＢ
のＯ番地から同様に男き込む。そのようにしてバンクＢ
の７ＦＦＦ番地まで書き込んだら、再びバンクを切り換
え、バンク△のＯ番地からまた書ぎ込んで行く。

以後はこれを繰り返すことになる。メモリバンクが３個
以上でも同様であり、このような複数のメモリバンクを
リング状につなげて使用する。なお、実際にはメモリバ
ンクを構成するＲＡＭ　（読出し書込み可能メモリ）以
外、ＲＯＭ（読出し専用メーしり）に対してｂｃｐｕの
アドレス空間が割当てられるため、バンクの切り換えな
しに実装てぎるＲＡＭの容量はざらに小さくなる。

このようなメモリバンクの切り換えをソフトウェアで行
なうには、ＣＰＵは一般的に次の（１）、（２）の処理
を実行する必要がある。（１）ｆ−夕を一つ書き込む毎
に、メモリバンクの最終番地まで書き込んだか否かを判
断する。（２）メモリバンクの最終番地に達すると、そ
れまで書き込まれていたバンクをＣＰＵから切り離し、
次のメモリバンクをＣＰＵに接続する。それ故に、ソフ
トウェアでは処理が複雑となるばかりでなく、それらの
処理を実行する分だけ、データの巴き込みのＩ！４間間
隔は多くなって高速化の妨げとなり問題がある。

本発明はこのよう４ｊ従来の問題点に着目してなされた
ものて゛あり、メモリバンクの切り（灸えを改善するこ
とによって、アドレス空間の狭いコントローラを用いて
しデータ処理の高速化と記憶容量の人吉量化を達成でき
るデータ記憶装置を提供することを目的とする。

問題点を解決するための手段上記目的を達成するための手段を、以下実施例に対応す
る第１図を用いて説明覆る。

このデータ記憶装置はデータを記憶する複数のメモリバ
ンク１０と、それら各メモリバンク１０の番地指定用の
アドレスバス１４を有するコントローラ１２との間に、
メモリバンク１０を切り換えるハードウェアを備えるも
のである。そのハードウェアはコントローラ１２から送
出されるアドレス出力を分離した上位ビット信号と下位
ビット信号とを受け、各メモリバンク１０（７）最終番
地検出信号を出力する各メ−しりバンクの最終番地検出
回路１８と、各メモリバンク１００）最終番地検出信号
を受（プ、アドレス出力の上位ヒツト信号を受（プるメ
モリバンク１０を切り（灸えるメ′しリバツク切換回路
２０とから成る。

作用上記手段は次のように作用する。

データを記憶する複数のメモリバンク１０と各メモリバ
ンク１０の番地指定用のアドレスバス１４を有するコン
トローラ１２どの間に、各メーしりバンクの最終番地検
出回路１８とメモリバンク切換回路２０とから成るメモ
リバンクを切り換えるハードウェアを備えると、メモリ
バンク１０の切り換えはハードウェアに分担させ、コン
トローラ１２には単純にメモリバンク１０に対重るデー
タの書き込みのみの動作を行なわせることができる。

そのために、各メモリバンクのＲｍ％Ｍ地検出回路１８
はコン１〜ローラ１２から送出されるアドレス出ツノを
分離した上位ピッ１〜信号と下位ピッ１へ信号を受は続
け、メモリバンク１０の切換信号に当る各メーしりバン
クの最終番地検出信号をメモリバンク切換回路２０に出
］Ｊする。メモリバンク切換回路２０ではそのような信
号を受けると、アドレス出ノＪの上位ピッｉ・信号を受
（ブるメモリバンク１０を切り換える。すると、それま
で出き込まれていたメーしりバンク１０がコントローラ
１２から切り離され、他のメモリバンク１０がそのコン
トローラ］２に接続されることになる。そのようにして
メモリバンク１０を切り換えながら複数のメモリバンク
１０に対するデータの書き込みがリング状に繰り返され
る。したがって、アドレス空間の狭いコントローラを用
いても処理速度を犠牲に甘ず、容易にアドレス空間を超
える記憶容♀の大容量化を計ることができる。

実施例以下、添附図面に基づいて、本発明の詳細な説明する。

まず、本発明の各実施例に共通な基本構成を説明する。

第１図は、本発明の実施例によるデータ記憶装置の要部
を示すブロック図である。図中、１０（１０ａ、１０ｂ
）は波形なト（７１）　チータラ記憶する複数例えば２
個のメモリバンクである。１２は各メモリバンク１００
番地指定用のアドレスバス１４を有するコントローラで
ある。なお、アドレスバス１４から送出されるアドレス
出力を上位ピッ１〜信号と下位ビット信号とに分離する
ため、アドレスバスも対応して１４ａと１４ａ′とに２
分される。１６はアドレスデコーダであり、コン１〜ロ
ーラ１２から受けるアドレス上位ヒッｌ〜信号の送出に
、コントローラ１２からのメモリリフニス１〜信号を必
要とするものである。なお、このようなアドレスデコー
ダ１６は常に必要とするものではなく、メモリ数や回路
構成になどによっては省略することもできる。１８は各
メモリバンクの最終番地検出回路であり、アドレス出力
を分離した上位ビット信号と下位ビット信号とを受け、
各メモリバンクの最終番地検出信号を出力するものでお
る。２０は各メモリバンク１０の最終番地検出信号を受
け、アドレス出力の上位ビット信号を受けるメモリバン
ク１０を切り換えるメ［リバツク切換回路である。２２
は入力ボートでおり、データを受けてコント［１−ラ１
２に入れるばかりでなく、各メモリバンク１０の最終番
地検出信号を受けてコントローラ１２に送るものでおる
。それ故に、コントローラ１２は接続されているメモリ
バンク１０を知ることができる。

このような構成から成るデータ記憶ｖ：ｅ首では、複数
のメモリバンク１０とコントローラ］２どの間に、各メ
モリバンクの最終番地検出回路１８とメモリバンク切換
回路２０とから成るメモリバンク１０を切り換えるハー
ドウェアを備え、メモリバンク１０の切り換えはハード
ウェアに分担させ、コントローラ１２には単純にメモリ
バンク１０に対するデータの書き込みのみの動作を行な
わける。

そのために、各メモリバンクの最終番地検出回路１８は
コントローラ］２から送出されるアドレス出力を分離し
た上位ビット信号と下位ビット信号を受は続け、メ−し
リバツク１０の切換信号に当る各メモリバンクの最終番
地検出信号をメモリバンク切換回路２０に出力する。メ
モリバンク切換回路２０ではそのような信号を受けると
、アドレス出力の上位ビット信号を受けるメモリバンク
１０を切り換える。すると、それまで出き込まれていた
いずれかのメモリバンク１０がコントローラ１２から切
り離され、他のメモリバンク１０がそのコントローラ１
２に接続されることになる。そのようにしてメモリバン
ク１０を切り換えながら、複数のメモリバンク１０に対
するデータの出き込みはリング状に繰り返される。した
がって、アドレス空間の狭いコントローラを用いても処
理速度を犠牲にせず、容易にアドレス空間を超える記憶
容■の大容量化を削ることができる。

次に本発明の各実施例につき、その具体的な構成を説明
する。第３図は、本発明の第１実施例によるデータ記憶
装置の要部を示す回路図である。

図中、２４　（２４ａ、２４ｂＨｔ波形なトノデータを
記憶するメモリバンクとなる例えば２５６にビットスタ
ディツクＲＡＭ、２６は各メモリバンク２４に対する番
地指定用のアドレスバスを右するコン１〜ローラとなる
ＣＰＵである。なお、８ビツトＣＰＵを用いた場合、６
４にバイトの番地指定の内、８０００番地から［：「［
−Ｆ番地までの３２にバイトを各ＲＡＭに割り当てるこ
とにする。

このようにすると、３２にバイトのメモリバンク２４を
２つ持つことになるので、記憶容量は６４にバイトとな
る。ＣＰＵ２６は８０００番地からＦ　Ｆ　Ｆ　Ｆ番地
に向ってデータを書き込んで行くものとする。結局、各
メモリバンク２４の最終番地はＦ　Ｆ　Ｆ　Ｆ　Ｉ地で
おる。２８は各メモリバンクの最終番地検出回路、３０
はメモリバンク切換回路である。３２はアドレスデコー
ダ、３４は入力ポートである。ＣＰＵ２６から出るアド
レスバスは上位ビット信号を送るＡ１５端子から出るア
ドレスバスラインＡ１５と下位ビット信号を送るＡ。〜
Ａ１４の各端子から出るアドレスバスラインＡｏ〜Ａ１
４とに分離されている。上位ビット信号はアドレスデコ
ーダ３２に入り、下位ビット信号は各メモリバンク２４
、各メモリバンクの最終番地検出回路２８に入る。ＣＰ
Ｕ２６からは他にＤＱ　−Ｃ７の各端子から出るデータ
バスラインＤ。−Ｃ７、ＷＲ１πＤ、ＭＲＥＱの各端子
から出る制御パスラインＷＲ１ｆ＜Ｄ、ＭＲＥＱなどが
あり、それらはメモリバンク２４、アドレスデコーダ３
２などと接続されている。各メモリバンクの最終番地検
出回路２８はＮＡＮＤ回路３６とフリップフロップ回路
３８との直列回路から成る。即ら、ＮＡＮＤ回路３６の
入力端子にはアドレスバスラインＡＯ〜Ａ１４とアドレ
スデコーダ３２の出力ラインとが接続され、その出力端
子にはノリツブフロップ回路３Ｂの入力端子が接続され
ている。一方、ノリツブフロップ回路３８の出力端子は
メモリバンク切換回路３０と入力ポート３４とに接続さ
れる。

メモリバンク切換回路３０は各メモリバンク２４のＣ８
端子に各々接続された２個のＮＡＮＤ回路４２（４２ａ
、４２ｂ）を有する。なお、それらの入力端子は並列接
続されている。しかし、その一方の入力端子間にはイン
バータ回路４４が介在するため、各メモリバンクの最終
番地検出回路２８からの信号は一方のＮＡＮＤ回路４２
ａにはそのまま入り、他方のＮＡＮＤ回路４２ｂには反
転して入ることになる。他方の入力端Ｔにはいずれもア
ドレスデコーダ３２からの出力信号がそのまま入る。ア
ドレスデコーダ３２はＡＮＤ回路４６とインバータ回路
４８からなる。インバータ回路４８はＣＰＵ２６に接続
され、出力端子はＡＮＤ回路４６の一方の入力ψツ；子
に接続されている。

このようなデータ記憶装置ではＣＰＵ２６に接続された
いずれかのメモリバンク２４ａ又は２４ｂに対するデー
タの書き込みが進み、ついにアドレスバスラインＡ□−
Ａ１５からそのメモリバンク２４の最終番地であるＦ　
Ｆ　Ｆ　Ｆ番地をアクヒスする”　ｔ−１”　（ｔ−１
ｉ　ｇ　ｈレベル）の上位ビット信号がＡＮＤ回路４６
の一方の入力端子に入ると、ざらに他方の入力端子に“
ＨＩＴのメモリリクエスト信号が入った時に、ＡＮＤ回
路４６の出力は″ビ′（ＬＯＷレベル）から“’ｌ−１
”に反転する。その結果、″ト１′′の上位ビット信号
はアドレスデコーダ３２を通じて、各メモリバンクの最
終番地検出回路２８とメモリバンク切換回路３０とに入
って行く。なお、それまでは上位ビット信号が″じ゛で
あったため、フリップフロップ回路３８の出力がＩＩ　
ＥＩ　ＩＩ又は１１　Ｌ　Ｔ１のいずれに保持されてい
ても、常に各ＮＡＮＤ回路４２の出力はＩＩ　ｌ　ｌ　
ＩＴてあり、ＣＰＵ２６に接続されＣいるメモリバンク
２４に入力されていた。ところか、そのようにして各Ｎ
ＡＮＤ回路４２に“’Ｈ”の１３号か入ると、両ＮＡＮ
Ｄ回路４２の出力は異なることになり、ＣＰＵ２６に接
続された一方のメモリバンク２４にｌｌ　Ｈｊｊの上位
ピット１３号が入る。

このようにＣＰＵ２６がＦＦＦＦ番地をアクセスすると
、ＮＡＮＤ回路３６の出力が１１　Ｌ　ＩＩとなり、ア
クレスし終った時に′Ｌ″から″ト；゛′に立ら上がる
。このとき、フリップフロップ回路３Ｂをトリガし、そ
の出力をＬ″からｌｊ　ＥＩ　ＩＴへ、又は逆に反転さ
せる。ぞれ故に、それまで出き込まれていたメモリバン
ク２４ａ又は２４．　ｂがＣＰＵ２６から切り離され、
他方が接続されてメモリバンク２４か切り換えられる。

なお、ＣＰＵ２６が各メモリバンク２４のト「［Ｆ番地
から８０００番地に向ってデータを書いて行く場合には
、最終番地は８０００番地となるのて、第１実施例にお
けるＮＡＮＤ回路３６を第４図に承りように変える。

第５図は、本発明の第２実施例によるデータ記゛限装置
の要部を示づ一回路図である。図中、５２（５２ａ、５
２ｂ）は波形イ；　トノ−、’−夕をＭｃ、　ｊＬする
メモリパンつて必り、いずれも４個ずつのＲＡＭから成
る。５４は各メモリバンク５２に対する番地指定用のア
ドレスバスを有するコントローラとなるＣＰＵである。

５６は各メモリバンクの最終番地検出回路、５８はメ５
しリバツク切換回路である。６０はアドレスデコーダ、
６２は入力ボートであるｕ　ＣＰ　Ｕ　５４から出るア
ドレスバスは上位ビット信号を送るアドレスバスライン
△１４、Ａ１５と、下位ビット信号を送るアドレスバス
ラインＡＯ”Ａ１３とに分離されている。上位ビット信
号はアドレスデコーダ６０に入り、下位ヒツト信号は各
メーしりパンク５２を構成づる各ＲＡＭ、各メモリバン
クの最終番地検出回路５６に入る。ＣＰＵ５４からは他
にデータバスラインＤｏ−Ｄ７、制御パスラインＷπ、
爾、ＭＲＥＱなどが出ており、メモリバンク５２を構成
する各ＲＡＭ、アドレスデコーダ６０などと接続されて
いる。各メモリバンクの最終番地検出回路５６はＮＡＮ
Ｄ回路６４とフリップフロップ回路６６との直列回路か
ら成る。そのＮＡＮＯ回路６４の入力端子にはアドレス
バスラインＡｏ〜Ａ１３とアドレスデ」−ダ６０のイン
バータ６５を介する一本の出力ラインとが接続され、フ
リップフロップ回路６６の出力端子にはメモリバンク切
換回路５８と入力ポートロ２とが接続される。メモリバ
ンク切換回路５８は一端がフリップフロップ回路６６の
出力端子に結ばれ、他端が各ＲＡＭにＣ８端子で接続さ
れた２本の分岐ラインより成り、その−ラインにはイン
バータ６８が介在している。そのため、各メモリバンク
の最終番地検出回路５６からの出力信号は一方のメモリ
バンク５２ａに属する各ＲＡＭにはそのまま入り、他方
のメモリバンク５２ｂに属する各ＲＡＭには反転して入
ることになる。アドレスデコーダ６０はアドレスバスラ
インＡ１４、Ａ１９、制御ラインＭ　ＲＥ　Ｑに結ばれ
た入力端子（Ａ−Ｃ）と、４つの出力ラインＹｏ−Ｙ３
に結ばれた出力端子Ｙ。−Ｙ３とを有する。各出力ライ
ンＹｏ〜Ｙ３はいずれも両メモリバンク５２に屈する対
応する２個のＲＡＭに各々Ｃ３端子で接続されている。

しかし、出力ラインＹ３はざらにＮＡＮＤ回路６４の入
力端子にも接続されている。

このようなデータ記憶装置ではＣＰＵ５４に接続された
いずれかのメモリバンク５２ａ又は５２ｂに属する４個
のＲＡＭに、まず順次データの書き込みを行なう。その
際、アドレスデコーダ６０にはアドレスバスラインＡ１
４、Ａ１５より２ビツトの上位ビット信号が入るため、
順次出力ラインＹ。〜Ｙ３にＲＡＭ選択信号（上位ビッ
ト信号）が出て行き、それに合Ｖてそこに接続された各
ＲＡＭに対する書き込みが進んで行く。ついにアドレス
バスラインＡ。〜Ａ１５からそのメモリバンク５２の最
終番地をアクヒスする各ト１″の上位ビット信号が出る
と、アドレスデコーダ６０の出力ラインＹ３から“’　
）−１”の信号がＮＡＮＤ回路６４の入力端子に入る。

すると、ＮＡＮＤ回路６４の出力がパじ′となる。アク
ヒスし終った時にその出力が“Ｌ　Ｔ＋レベルから’　
ｌ−１”レベルに立ら−Ｌがる。

このとき、フリップフロップ回路６６をトリガし、その
出力を″ビルレベルから′［ゼルベルへと、又は逆に反
転させ、メー［リバツク５２の切り換えを行なう。それ
故に、それまで川き込まれていたメモリバンク５２ａ又
は５２ｂがＣＰＵ５４から切り離され、他方が接続され
る。

なお、第２実施例を第６図に示した各メモリバンクの最
終番地検出回路７０とメモリバンク切換回路７２とを採
用して変形すると、メモリバンクの多数化をｈｌす、４
個のメモリバンクＥ、「５、Ｇ、１−１などと接続する
ことができる。図中、７４はＮＡＮＤ回路、７６は２ビ
ツトバイナリカウンタ、７８は２ピッ１−の２進符号を
１０進の４符号に変換するデコーダ、８０は４個のイン
バータである。

第７図は、本発明の第３実施例によるデータ記憶装置の
要部を示す回路図である。図中、８２は波形などのデー
タを記憶する複数の論理的なメモリバンクが含まれてい
る１つのメモリ回路である。

例えば２５６Ｋ・１ピツ１〜構成のＩＣ（集積回路）を
８個使った２５６にパイトメ−しり回路は、３２にパイ
ｌへのメモリバンクが８個入っていると考えられるので
、第７図のように（１１Ｉｉ成することができる。８４
は各メモリバンクにス１１覆る番地指定用のアドレスバ
スを右するコントローラとなるＣＰＵである。８６は各
メモリバンクの最終番地検出回路となるＮＡＮＤ回路、
８８はメモリバンク切換回路となる３ビツトバイナリカ
ウンタである。９０はアドレスデコーダ、９２はへカポ
−１〜である。

ＣＰＵ８４から出るアドレスバスは上位ビット信号を送
るアドレスバスラインＡ１５と、下位ビット信号を送る
アドレスバスラインＡ。−Ａ１４とに分離されている。

上位ビット信号はアドレスデコーダ９０に入り、下位ヒ
ラ１〜信号は各メモリバンク、ＮＡＮＤ回路８６に入る
。ＣＰＵ８４からは他にデータバスラインＤ。−Ｄ７、
制御パスラインＷＲ，ＲＤ、ＭＲＥＱなどが出ており、
メーしリバツク、アドレスデコーダ９０などと接続され
ている。

ＮＡＮＤ回路８６の入力４ｉ：子にはアドレスバスライ
ンＡｏ〜Ａ１４とアドレスデコーダ９０の出力ラインと
が接続され、その出力端子は３ビツトバイナリカウンタ
８８の入力端子と接続する。３ビットバイナリカウンタ
８８の出力ラインＱ１〜Ｑ３はメ七り回路８２に入り、
各メモリバンク選択記号（上位ヒラ１−信号）を勺える
。アドレスデコーダ９０はＡＮＤ回路９４とインバータ
１０（路９６から成る。その出力はＮＡＮＤ回路８６の
入力端子とメーしり回路８２に与えられる。

このようなデータ記・ｔ’４装置ではＣＰＵ８４に接続
されたいずれかのメモリバンクにデータの書き込みが進
み、ついにアドレスバスラインＡｏ〜Ａ１５からぞのメ
モリバンクの最終番地をアクヒスする“’Ｈ”の上位ビ
ット信号がＡＮＤ回路９４の一方の入力端子に入って、
その出力を゛［−パからｌ−１”に反転すると、メモリ
回路８２に″ヒ１″の信号が入って最終番地の書き込み
が行なわれると同時に、ｉｉ　Ｅｌ　ｕの信号はＮＡＮ
Ｄ回路８６にも入る。それ故に、ＮＡＮＤ回路８６の出
力が″じ′となり、アクセスし終った時に“［、″から
“１１″に立ら上がる。このとぎ、３ビツトバイナリカ
ウンタ８８をトリ力し、ぞの出力を変え、出力に応じた
メモリバンクへと切り換える。

上）ホした各実施例ではいずれもコントにＩ−ラとして
ＣＰＵを用いたが、ＣＰＵを介さずに直接メモリバンク
にデータを書き込むＤＭＡ（ダイレクト・メモリ・アク
ヒス）の場合、Ｄ　Ｍ　Ａ　＝１ントローラを同様に用
いることができる。なお、ＤＭＡコントローラにＣＰＵ
の周辺装置を用いる場合には、ＤＭＡコントローラのア
ドレス空間も狭いものとなっている。

発明の詳細な説明した本発明によれば、アドレス空間の狭いコント
ローラを用いてごし、メモリバンクを切り換えることに
にって、データ処理の高速化とアドレス空間を超える記
憶容量の大容量化とを共に達成することができる。

【図面の簡単な説明】

第１図は、本発明の各実施例によるデータ記憶装置の要
部を示すブロック図である。第２図は、２個のメモリバンクＡ、Ｂを切り換えてリン
グ状のメ′Ｅりとして使用する例を示す説明図である。第３図は、本発明の第１実施例によるデータ記憶装置の
要部を示１回路図である。第４図は、第１実施例の変形を示す回路図である。第５図は、本発明の第２実施例によるデータ記憶装置の
要部を示す回路図である。第６図は、第２実施例の変形を示す回路図である。第７図は、本発明の第３実施例によるデータ記憶装置の
要部を示す回路図である。１０．２４．５２・・・メモリバンク　１２．２６．５
４．８４・・・コントローラ　１４・・・アドレスバス
１８．２８．５６．７０．８Ｇ・・・各メモリバンクの
最終番地検出回路　２０．３０，５８．７２．８８・・
・メモリ切換回路

Claims

【特許請求の範囲】

　データを記憶する複数のメモリバンクと、各メモリバ
ンクに対する番地指定用のアドレスバスを有するコント
ローラとを具備してなるデータ記憶装置において、アド
レス出力を分離した上位ビット信号と下位ビット信号と
を受け、各メモリバンクの最終番地検出信号を出力する
各メモリバンクの最終番地検出回路と、各メモリバンク
の最終番地検出信号を受け、アドレス出力の上位ビット
信号を受けるメモリバンクを切り換えるメモリバンク切
換回路とを備えることを特徴とするデータ記憶装置。