JPS5968068A - メモリボ−ド - Google Patents
メモリボ−ドInfo
- Publication number
- JPS5968068A JPS5968068A JP17883582A JP17883582A JPS5968068A JP S5968068 A JPS5968068 A JP S5968068A JP 17883582 A JP17883582 A JP 17883582A JP 17883582 A JP17883582 A JP 17883582A JP S5968068 A JPS5968068 A JP S5968068A
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- JP
- Japan
- Prior art keywords
- address
- bit
- memory
- access
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は夫々異なるビット長（例えば８ビツトと１６ビ
ツト）を取り扱う複数の中央処理装置（以下ＣＰＵとい
う）のいづれからも共通にアクセスすることのできるメ
モリボードに関する。
ツト）を取り扱う複数の中央処理装置（以下ＣＰＵとい
う）のいづれからも共通にアクセスすることのできるメ
モリボードに関する。
現在８ビツトマイクロコンピユータが主流となっている
が、１６ビツトマイクロコンピユータも相当数商品化さ
れ°Ｃいる。この場合メモリ特に読出し専用メモリ（以
下ＲＯＭという）、電気的に書きこみ可能の読出し専用
メモリ（以下ＦＲＯＭという）を搭載したメモリボード
は８ビツトおよび１６ビツトのＣＰＵで共用できれはき
わめて使用範囲が広くなる。ＩＥＥＥ７９６バス仕様の
メモリアクセス方式は前記の要望にこたえ、１６ビツト
データ入出力と８ビツトデータ入出力の共存を可能とす
るものである。
が、１６ビツトマイクロコンピユータも相当数商品化さ
れ°Ｃいる。この場合メモリ特に読出し専用メモリ（以
下ＲＯＭという）、電気的に書きこみ可能の読出し専用
メモリ（以下ＦＲＯＭという）を搭載したメモリボード
は８ビツトおよび１６ビツトのＣＰＵで共用できれはき
わめて使用範囲が広くなる。ＩＥＥＥ７９６バス仕様の
メモリアクセス方式は前記の要望にこたえ、１６ビツト
データ入出力と８ビツトデータ入出力の共存を可能とす
るものである。
この方式は共通パスラインに設けたＢＨＥＮという１６
／８ビットアクセス切換え専用信号と、アドレス線ＡＯ
の信号とによって、メモリの１６ビツトアクセスモード
、８ビツト偶数アドレス・バンク・アクセスモード、８
ビツト奇数アドレス・バンク・アクセスモードの３つの
モードによるアクセスを可能としている。メモリは偶数
アドレス・バンクと奇数アドレス・バンクに分けられて
いるから例えばＰＲ，ＯＭの書きこみにあたり、偶数ア
ドレス、奇数アドレスとに、内容を分割してからそれぞ
れ専用の偶数アドレスＦＲＯＭ、奇数アドレスＰＲＯＭ
Ｋ書きこまねけならなかった。
／８ビットアクセス切換え専用信号と、アドレス線ＡＯ
の信号とによって、メモリの１６ビツトアクセスモード
、８ビツト偶数アドレス・バンク・アクセスモード、８
ビツト奇数アドレス・バンク・アクセスモードの３つの
モードによるアクセスを可能としている。メモリは偶数
アドレス・バンクと奇数アドレス・バンクに分けられて
いるから例えばＰＲ，ＯＭの書きこみにあたり、偶数ア
ドレス、奇数アドレスとに、内容を分割してからそれぞ
れ専用の偶数アドレスＦＲＯＭ、奇数アドレスＰＲＯＭ
Ｋ書きこまねけならなかった。
この方式では１６ビツ） ＣＰ Ｕからのアクセスには
問題がないが、８ビツトＣＰＵからのアクセスの場合に
はメモリ領域を偶数アドレス・バンクと奇数アドレス・
バンクとに分割して書きこむ手数がかかり、一つのバン
クで順次アドレスする方法が自然であり、またそうすれ
ば一つのバンク内に順次連らなったアドレスをもってい
るから調整も容易である。
問題がないが、８ビツトＣＰＵからのアクセスの場合に
はメモリ領域を偶数アドレス・バンクと奇数アドレス・
バンクとに分割して書きこむ手数がかかり、一つのバン
クで順次アドレスする方法が自然であり、またそうすれ
ば一つのバンク内に順次連らなったアドレスをもってい
るから調整も容易である。
本発明の目的は異なるビット長によるアクセスを可能と
し、かつアドレスを分割することなくＪ１次連続したア
クセスをも可能とするメモリボードを提供することにあ
る。
し、かつアドレスを分割することなくＪ１次連続したア
クセスをも可能とするメモリボードを提供することにあ
る。
以下本発明を図面にもとづいて説明する。ここでは８ビ
ツトＣＰＵと１６ビツトＣＰＵとの組を例にとる。先ず
８ビツトＣＰＵからの通常の方法による順次アドレスア
クセス方式について第１図を用いて説明する。１は上位
アドレスにマツピングされているメモリ（以下、上位ア
ドレスメモリという）、２は下位アドレスにマツピング
されているメモリ（以下、下位アドレスメモリという）
である。３．４は夫々８ビツトテータパス、５は共通バ
スを示す。下位アドレスメモリ２が選択された後に、次
に上位アドレスメモリ１が選択される。第２図は１６ビ
ツトＣＰＵからアクセスするときの通常のアクセスを示
すもので、１１は偶数アドレス領域にマツピングされて
いる偶数アドレスバンク・メモリ（以下、偶数アドレス
メモリという）、１２は上記に対応する奇数アドレスバ
ンク・メモリ（以下、奇数アドレスメそりという）であ
る。１３および１４は１６ビツトの共通バス１５の夫々
下位および上位のデータバスであり、それぞれ偶数アド
レスメモリ１１．奇数アドレスメモリ１２に接続される
。データの内容別に偶数アドレス、奇数アドレスにわけ
てＦＲＯＭによみこむ。
ツトＣＰＵと１６ビツトＣＰＵとの組を例にとる。先ず
８ビツトＣＰＵからの通常の方法による順次アドレスア
クセス方式について第１図を用いて説明する。１は上位
アドレスにマツピングされているメモリ（以下、上位ア
ドレスメモリという）、２は下位アドレスにマツピング
されているメモリ（以下、下位アドレスメモリという）
である。３．４は夫々８ビツトテータパス、５は共通バ
スを示す。下位アドレスメモリ２が選択された後に、次
に上位アドレスメモリ１が選択される。第２図は１６ビ
ツトＣＰＵからアクセスするときの通常のアクセスを示
すもので、１１は偶数アドレス領域にマツピングされて
いる偶数アドレスバンク・メモリ（以下、偶数アドレス
メモリという）、１２は上記に対応する奇数アドレスバ
ンク・メモリ（以下、奇数アドレスメそりという）であ
る。１３および１４は１６ビツトの共通バス１５の夫々
下位および上位のデータバスであり、それぞれ偶数アド
レスメモリ１１．奇数アドレスメモリ１２に接続される
。データの内容別に偶数アドレス、奇数アドレスにわけ
てＦＲＯＭによみこむ。
第３図は本発明の一実施例である。本発明によるメモリ
ボードでは４つのアクセス・モードが可能である。かり
に次のようにモード名をつける。
ボードでは４つのアクセス・モードが可能である。かり
に次のようにモード名をつける。
モードＡ：１６ビツトアクセス
モードＣ：８ビツト奇数アドレスバンク・アクセス
モードＣ：８ビツト奇数アドレスバンク・アクセス
モードＤ：８ビット順次アドレス・アクセス第３図で２
１はアドレスセレクタ、２２はチップイネーブル選択回
路、２３はメモリアドレス領域の選択スイッチ、２４は
アクセスモード切換えボート、２５はモード切換えトリ
ガ信号、２６はリード・イネーブル信号、２７．２８は
それぞれＦＲＯＭで１６ビツトアクセスのとき偶数アド
レスメモリ、奇数アドレスメモリになる。２９はアドレ
ス・バス、２１０は８／１６ビツト・データアクセス選
択信号（ＢＨＥＮ信号という）、２１１は内部データバ
スである。最初にわかりやすいように各モードとそれを
きめる信号、データバスとの関係を表１にかかげておく
。
１はアドレスセレクタ、２２はチップイネーブル選択回
路、２３はメモリアドレス領域の選択スイッチ、２４は
アクセスモード切換えボート、２５はモード切換えトリ
ガ信号、２６はリード・イネーブル信号、２７．２８は
それぞれＦＲＯＭで１６ビツトアクセスのとき偶数アド
レスメモリ、奇数アドレスメモリになる。２９はアドレ
ス・バス、２１０は８／１６ビツト・データアクセス選
択信号（ＢＨＥＮ信号という）、２１１は内部データバ
スである。最初にわかりやすいように各モードとそれを
きめる信号、データバスとの関係を表１にかかげておく
。
表１
跡「〒軍洋
なお、Ｄモードで上段は下位アドレス領域メモリ即ち１
６ビツトの偶数アドレスメモリ２７を、下段は上位アド
レス領域メモリ即ち１６ビツトの奇数アドレスメモリ２
８を選択したことを示す。
６ビツトの偶数アドレスメモリ２７を、下段は上位アド
レス領域メモリ即ち１６ビツトの奇数アドレスメモリ２
８を選択したことを示す。
またＭＣはアクセスモード切換えボート２４の出力であ
る。
る。
表１に示すようにアクセスモード切換えボート２４の出
力端子Ｑがレベル“１“のとき従来の工ＥＥＥ７９６バ
ス仕様のメモリ・アクセス方式のモードＡ、モードＢお
よびモードＣの切換ができる。モードＡ（１６ビツトア
クセス）はＢＨＥＮ信号がレベル“Ｏ“ 、アドレスＡ
ＤＲＯ信号がレベル“１“のとき選択される。このモー
ドでは偶数・奇数で区別せず偶数アドレスメモリ２７が
下位Ｄｏ−Ｄ７のデータラインに、奇数アドレスメモリ
２８が上位Ｄ８〜ＤＦのデータラインにそのまま出力さ
れる。従って図示されていない共通バスＤＡＴＯ〜Ｆに
そのまま、１６ビツトが出力される。次にモードＢ（ｓ
ビット偶数アドレスバンクアクセス）はＢＨＥＮ信号が
レベルゝゝ１”、アドレスＡＤＲＯ信号がレベルゝゝ１
“のとき選択さし、偶数メモリ２７のデータが内部バス
Ｄ Ｏ−Ｄ ７に、さらにそのまま外部の共通バスのデ
ータライン０〜７（ＤＡＴＱ〜７）に出力される。モー
ドＣ（ｓビット奇数アドレスバンクアクセス）はモード
Ｂに対レアドレスＡＤｆＬＯ信号のみ異なりレベルゝゝ
０“のとき選択され、奇数メモリ２８のデータが上位Ｄ
８〜ＤＦデータラインに出力される。
力端子Ｑがレベル“１“のとき従来の工ＥＥＥ７９６バ
ス仕様のメモリ・アクセス方式のモードＡ、モードＢお
よびモードＣの切換ができる。モードＡ（１６ビツトア
クセス）はＢＨＥＮ信号がレベル“Ｏ“ 、アドレスＡ
ＤＲＯ信号がレベル“１“のとき選択される。このモー
ドでは偶数・奇数で区別せず偶数アドレスメモリ２７が
下位Ｄｏ−Ｄ７のデータラインに、奇数アドレスメモリ
２８が上位Ｄ８〜ＤＦのデータラインにそのまま出力さ
れる。従って図示されていない共通バスＤＡＴＯ〜Ｆに
そのまま、１６ビツトが出力される。次にモードＢ（ｓ
ビット偶数アドレスバンクアクセス）はＢＨＥＮ信号が
レベルゝゝ１”、アドレスＡＤＲＯ信号がレベルゝゝ１
“のとき選択さし、偶数メモリ２７のデータが内部バス
Ｄ Ｏ−Ｄ ７に、さらにそのまま外部の共通バスのデ
ータライン０〜７（ＤＡＴＱ〜７）に出力される。モー
ドＣ（ｓビット奇数アドレスバンクアクセス）はモード
Ｂに対レアドレスＡＤｆＬＯ信号のみ異なりレベルゝゝ
０“のとき選択され、奇数メモリ２８のデータが上位Ｄ
８〜ＤＦデータラインに出力される。
これらは８ビツトのＣＰＵに対するアクセスであるから
第３図には示してないがＤ８〜ＤＦに出力されたデータ
はこのメモリボード外部の共通バスに出すときは下位の
データラインＯ〜７（ＤＡＴＯ〜７）にデータ・スワッ
プされて出力される。
第３図には示してないがＤ８〜ＤＦに出力されたデータ
はこのメモリボード外部の共通バスに出すときは下位の
データラインＯ〜７（ＤＡＴＯ〜７）にデータ・スワッ
プされて出力される。
次にモードＤが８ビット順次アドレスアクセスであり、
アクセスモード切換えボート２４の出力端子Ｑのレベル
を“０“とし、ＢＨＥＮ信号はレベルゝゝ１“で、アド
レスＡＤＲ，Ｄ信号がレベルゝゝ１“のとき偶数アドレ
スメモリ２７が、レベルゝ０“のとき奇数アドレスメモ
リ２８が選ばれる。
アクセスモード切換えボート２４の出力端子Ｑのレベル
を“０“とし、ＢＨＥＮ信号はレベルゝゝ１“で、アド
レスＡＤＲ，Ｄ信号がレベルゝゝ１“のとき偶数アドレ
スメモリ２７が、レベルゝ０“のとき奇数アドレスメモ
リ２８が選ばれる。
ただしここで偶数・奇数の意味はなく、前者が下位のデ
ータラインｐ０〜す７．後者が上位のデータラインＤ８
〜ＤＰに出る。後者の上位のデータラインはモードＣの
ときと同様にメモリボード外部の共通バスに出すときは
下位のデータラインｂ６〜ｔ）？（ＤＡＴＱ〜７）にデ
ータスワップされる。このモードは第１図と全く同じで
あり、二つのメモリが順次アクセスされる。
ータラインｐ０〜す７．後者が上位のデータラインＤ８
〜ＤＰに出る。後者の上位のデータラインはモードＣの
ときと同様にメモリボード外部の共通バスに出すときは
下位のデータラインｂ６〜ｔ）？（ＤＡＴＱ〜７）にデ
ータスワップされる。このモードは第１図と全く同じで
あり、二つのメモリが順次アクセスされる。
なおアクセスモード切換えボート２４はＤ形のフリラグ
フロップでデータ２インのＤｏ信号をラッチしてＭＣ信
号を出す。２５０ＭＣＣ８はＩｌｏから入力してＭＣ信
号を選択するが、あらかじめアクセスモード切換えボー
ト２４をソフトウェアあるいは外部のスイッチ等で設定
してモードを定める必歎がある。
フロップでデータ２インのＤｏ信号をラッチしてＭＣ信
号を出す。２５０ＭＣＣ８はＩｌｏから入力してＭＣ信
号を選択するが、あらかじめアクセスモード切換えボー
ト２４をソフトウェアあるいは外部のスイッチ等で設定
してモードを定める必歎がある。
以上説明したように、本発明によればＩＥＥＥ７９６バ
ス仕様のメモリボードにさらに８ビツトのアドレス順次
アクセスモードを附加し、８ピツ）ＣＰＵからアクセス
する際かきこむべき内容を奇数、偶数に分割してかき直
す必要かなく、順次アクセスモードでかきこみ、あるい
はよみ出しうることか可能となった。
ス仕様のメモリボードにさらに８ビツトのアドレス順次
アクセスモードを附加し、８ピツ）ＣＰＵからアクセス
する際かきこむべき内容を奇数、偶数に分割してかき直
す必要かなく、順次アクセスモードでかきこみ、あるい
はよみ出しうることか可能となった。
尚、この発明は８ビツトと１６ビツトのペア以外にも十
分適用できる。
分適用できる。
第１図は８ピツ）ＣＰＵからの順次アドレス・アクセス
方式の一例を示すブロック図、第２図は１６ビツ）ＣＰ
Ｕから偶数・奇数バンクに分割してアクセスする方式を
示すブロック図、第３図は本発明の一実施例を示すブロ
ック図である。 ２１°°°゛°°アドレスｅセレクタ、２２・・・・・
・チップイネーブル選択回路、２３°°゛°°゛メモリ
アトｖ３領域の選択スイッチ、２４・・・・・・アクセ
スモード切換ボート、２５・・・・・・モード切換トリ
ガ信号、２６°°。 ・・・リードイネーブル信号、２７．２８・・・・・・
ＰＲＯＭ１２９・・・・・・アドレス・バス、２１０°
°°−８／１６ビツト・データアクセス選択信号、２１
１°°°°°°内部データバス。 ９− ｈＩ 閏 ４ 第２１
方式の一例を示すブロック図、第２図は１６ビツ）ＣＰ
Ｕから偶数・奇数バンクに分割してアクセスする方式を
示すブロック図、第３図は本発明の一実施例を示すブロ
ック図である。 ２１°°°゛°°アドレスｅセレクタ、２２・・・・・
・チップイネーブル選択回路、２３°°゛°°゛メモリ
アトｖ３領域の選択スイッチ、２４・・・・・・アクセ
スモード切換ボート、２５・・・・・・モード切換トリ
ガ信号、２６°°。 ・・・リードイネーブル信号、２７．２８・・・・・・
ＰＲＯＭ１２９・・・・・・アドレス・バス、２１０°
°°−８／１６ビツト・データアクセス選択信号、２１
１°°°°°°内部データバス。 ９− ｈＩ 閏 ４ 第２１
Claims (1)
- 互いに異なるビット長を取り扱う複数のＣＰＵから共通
にアクセスできるメモリボードにおいて、少ないビット
長を取り扱うＣＰＵにより順次連続して内部のメモリを
アクセス一手段を設けた１ことを特徴とするメモリボー
ド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17883582A JPS5968068A (ja) | 1982-10-12 | 1982-10-12 | メモリボ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17883582A JPS5968068A (ja) | 1982-10-12 | 1982-10-12 | メモリボ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968068A true JPS5968068A (ja) | 1984-04-17 |
Family
ID=16055492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17883582A Pending JPS5968068A (ja) | 1982-10-12 | 1982-10-12 | メモリボ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968068A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60250450A (ja) * | 1984-05-25 | 1985-12-11 | Hitachi Ltd | メモリエリア切換回路 |
| JPS61166664A (ja) * | 1985-01-18 | 1986-07-28 | Sony Corp | デ−タ転送装置 |
| JPS62298094A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS6320247U (ja) * | 1986-07-18 | 1988-02-10 | ||
| JPS63163938A (ja) * | 1986-12-26 | 1988-07-07 | Fujitsu Ltd | ダイナミツクｒａｍコントロ−ラ |
| JPS63291288A (ja) * | 1987-05-21 | 1988-11-29 | Nec Corp | メモリ・カ−ド |
| JPH0290344A (ja) * | 1988-09-28 | 1990-03-29 | Fujitsu Ltd | メモリカード |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512571A (en) * | 1978-07-13 | 1980-01-29 | Fujitsu Ltd | Control system for memory element |
-
1982
- 1982-10-12 JP JP17883582A patent/JPS5968068A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512571A (en) * | 1978-07-13 | 1980-01-29 | Fujitsu Ltd | Control system for memory element |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60250450A (ja) * | 1984-05-25 | 1985-12-11 | Hitachi Ltd | メモリエリア切換回路 |
| JPS61166664A (ja) * | 1985-01-18 | 1986-07-28 | Sony Corp | デ−タ転送装置 |
| JPS62298094A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS6320247U (ja) * | 1986-07-18 | 1988-02-10 | ||
| JPS63163938A (ja) * | 1986-12-26 | 1988-07-07 | Fujitsu Ltd | ダイナミツクｒａｍコントロ−ラ |
| JPS63291288A (ja) * | 1987-05-21 | 1988-11-29 | Nec Corp | メモリ・カ−ド |
| JPH0290344A (ja) * | 1988-09-28 | 1990-03-29 | Fujitsu Ltd | メモリカード |
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