JPS62194540A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
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- JPS62194540A JPS62194540A JP61036664A JP3666486A JPS62194540A JP S62194540 A JPS62194540 A JP S62194540A JP 61036664 A JP61036664 A JP 61036664A JP 3666486 A JP3666486 A JP 3666486A JP S62194540 A JPS62194540 A JP S62194540A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ディジタルフィルタや音声合成、メロディ
−合成等に代表されるディジタル信号処理分野で用いら
れ、特に乗算結果の誤差を改善する乗算丸め機能を有し
、同時に乗算結果の増幅機能を有するディジタル信号処
理回路に関する。
−合成等に代表されるディジタル信号処理分野で用いら
れ、特に乗算結果の誤差を改善する乗算丸め機能を有し
、同時に乗算結果の増幅機能を有するディジタル信号処
理回路に関する。
従来、ディジタル信号処理で利用される乗算結果の丸め
処理としては、下位数ビットの切捨て処理や、切捨てる
下位数ビットの四捨五入処理が行われている。また、切
上げ処理は安定性を考慮して通常では行われないが、近
年の音声合成に用いる格子型フィルタでのメロディ合成
ではこの切上げ処理が重要な役割を果たしている。この
切上げ処理を使用した技術としては、例えば、日本音響
学会音声研究会資料５８２−０４（昭和５７年４月２６
日発行）の第２５頁ないし第３２頁に記載されている、
日比野他著のｒ ＰＡＲＣＯＲ音声合成ＬＳＩにおける
楽音発生の検討」が知られている。
処理としては、下位数ビットの切捨て処理や、切捨てる
下位数ビットの四捨五入処理が行われている。また、切
上げ処理は安定性を考慮して通常では行われないが、近
年の音声合成に用いる格子型フィルタでのメロディ合成
ではこの切上げ処理が重要な役割を果たしている。この
切上げ処理を使用した技術としては、例えば、日本音響
学会音声研究会資料５８２−０４（昭和５７年４月２６
日発行）の第２５頁ないし第３２頁に記載されている、
日比野他著のｒ ＰＡＲＣＯＲ音声合成ＬＳＩにおける
楽音発生の検討」が知られている。
切捨て処理、四捨五入処理は本質的にＸｌ１ｌｔ全減衰
させる機能を備えているため、例えば格子型フィルタの
インパルス応答を用いて所望の周波数の減衰正弦波を生
成し、メロディの音階信号に利用する場合、減衰の時定
数が大きすぎて音階として実用上使用することができな
い。そこで、上記文献に記載されている技術では、乗算
結果の切上げを行ない、一種の増幅を行なうことを提案
している。
させる機能を備えているため、例えば格子型フィルタの
インパルス応答を用いて所望の周波数の減衰正弦波を生
成し、メロディの音階信号に利用する場合、減衰の時定
数が大きすぎて音階として実用上使用することができな
い。そこで、上記文献に記載されている技術では、乗算
結果の切上げを行ない、一種の増幅を行なうことを提案
している。
しかしながら、上記文献の技術による切上げ方法では以
下のような問題点がある。すなわち、いまＭビットの乗
算結果２が得られ、その下位Ｎビットの切上げ処理が行
われた後のＭビットノデータを２′とする。ただし、ｚ
、 ｚ’はともに２の補数で表現されているとする。
下のような問題点がある。すなわち、いまＭビットの乗
算結果２が得られ、その下位Ｎビットの切上げ処理が行
われた後のＭビットノデータを２′とする。ただし、ｚ
、 ｚ’はともに２の補数で表現されているとする。
上記文献の方法によれば、Ｚが正または零ならば下位Ｎ
ビットをすべて“１ ″レベルにし、２が負の場合には
下位Ｎビットをすべて°０ ″レベルにする。いま１ｚ
Ｉ≦１として、ＺとＺ′との関係を示したのが第３図で
ある。第３図において、破線は切上げ処理を行なわない
ときの２とＺ′との関係を示し、切上げ処理後のデータ
Ｚ′は実線で示すように階段状に変化する。
ビットをすべて“１ ″レベルにし、２が負の場合には
下位Ｎビットをすべて°０ ″レベルにする。いま１ｚ
Ｉ≦１として、ＺとＺ′との関係を示したのが第３図で
ある。第３図において、破線は切上げ処理を行なわない
ときの２とＺ′との関係を示し、切上げ処理後のデータ
Ｚ′は実線で示すように階段状に変化する。
ここで、上記したような第３図に示される切上げ関係を
持つ回路に、直流成分が零の信号が入力されたときにお
ける切上げ後の信号の直流成分を調べてみる。この場合
に２ける切上げ後のレベル値とそのレベル値が発生する
確率の関係を第１表に示しており、表中においてΔ＝
２−（Ｍ−Ｎ−１）とし、Ｑ ＝ ２−Ｎとする。上表
の各レベル値とそのレベル値になる確率の積和により切
上げ後の平均レベル、即ち直流成分は−Ｊ／２Ｎ＋１と
なり、切上げ後に負の直流成分が発生していることが分
る。
持つ回路に、直流成分が零の信号が入力されたときにお
ける切上げ後の信号の直流成分を調べてみる。この場合
に２ける切上げ後のレベル値とそのレベル値が発生する
確率の関係を第１表に示しており、表中においてΔ＝
２−（Ｍ−Ｎ−１）とし、Ｑ ＝ ２−Ｎとする。上表
の各レベル値とそのレベル値になる確率の積和により切
上げ後の平均レベル、即ち直流成分は−Ｊ／２Ｎ＋１と
なり、切上げ後に負の直流成分が発生していることが分
る。
第１表
したがって、従来のように乗算結果を単に切上げて丸め
の操作を行なうと、ディソタルフィルタや格子型フィル
タのように多くの乗算回路を使用する場合には、上記負
の直流成分による雑音成分が累積されて本来の信号に対
して無視できない犬きさとなり、信号のｓ／？Ｊ比を劣
化させる原因となる。
の操作を行なうと、ディソタルフィルタや格子型フィル
タのように多くの乗算回路を使用する場合には、上記負
の直流成分による雑音成分が累積されて本来の信号に対
して無視できない犬きさとなり、信号のｓ／？Ｊ比を劣
化させる原因となる。
このような事情に鑑みて、本願出願人は既に特願昭６０
−６６９３２号により、前記切上げ後に発生する負の直
流成分を減少させることが可能なディジタル信号処理回
路を提案している。即ち、この提案のディジタル信号処
理回路は、たとえば第４図に示すような構成であう、２
の補数表現された第１および第２の２進データを乗算し
、一定ビット数の下位ビットを切捨てて乗算結果を得る
乗算回路１１と、上記乗算結果を上位ビットデータとし
、かつ上記乗算結果の最上位ビットデータの反転データ
をそれよりも下位ビットの各データとする第３の２進デ
ータが一方の入力データとして、２の補数表現された第
４の２進データが他方の入力データとしてそれぞれ供給
され、制卸信号に基づいて上記第３および第４の２進デ
ータの加減３４Ｘを行なう加減算回路１２と、上記加減
算回路１２で加算が行われる際には最下位ビットデータ
として上記乗算結果の最上位ビットデータの反転データ
を供給し、減算が行われる際には最下位ビットデータと
して上記乗算結果の最上位ビットデータを供給する手段
とを具備したことを特徴とするものである。ここで、１
３．１４はインバータ回路、１５．１６はスイッチ回路
である。
−６６９３２号により、前記切上げ後に発生する負の直
流成分を減少させることが可能なディジタル信号処理回
路を提案している。即ち、この提案のディジタル信号処
理回路は、たとえば第４図に示すような構成であう、２
の補数表現された第１および第２の２進データを乗算し
、一定ビット数の下位ビットを切捨てて乗算結果を得る
乗算回路１１と、上記乗算結果を上位ビットデータとし
、かつ上記乗算結果の最上位ビットデータの反転データ
をそれよりも下位ビットの各データとする第３の２進デ
ータが一方の入力データとして、２の補数表現された第
４の２進データが他方の入力データとしてそれぞれ供給
され、制卸信号に基づいて上記第３および第４の２進デ
ータの加減３４Ｘを行なう加減算回路１２と、上記加減
算回路１２で加算が行われる際には最下位ビットデータ
として上記乗算結果の最上位ビットデータの反転データ
を供給し、減算が行われる際には最下位ビットデータと
して上記乗算結果の最上位ビットデータを供給する手段
とを具備したことを特徴とするものである。ここで、１
３．１４はインバータ回路、１５．１６はスイッチ回路
である。
上記第４図のディジタル信号処理回路によれば、切上げ
後のデータに対する直流成分の発生は防止できるが、視
点をかえて、切上げ後のデータと元の値（Ａｆ直）との
間の誤差によって生じる信号成分に関して第３図の特性
おｔび第４図の回路による特性について調べてみる。こ
の場合における誤差の大きさとその誤差が発生する確率
の関係は第２表に示す（但し、Δ＝＝ ２− （Ｍ −
ｗ −１） とする）ようになり、各誤差と確率との
積和（つまり、誤差によって発生する直流成分）は上記
第４図の回路の場合にはΔ・２Ｎ−Ｍ＝２２（Ｎ−リ＋
１ になっている。
後のデータに対する直流成分の発生は防止できるが、視
点をかえて、切上げ後のデータと元の値（Ａｆ直）との
間の誤差によって生じる信号成分に関して第３図の特性
おｔび第４図の回路による特性について調べてみる。こ
の場合における誤差の大きさとその誤差が発生する確率
の関係は第２表に示す（但し、Δ＝＝ ２− （Ｍ −
ｗ −１） とする）ようになり、各誤差と確率との
積和（つまり、誤差によって発生する直流成分）は上記
第４図の回路の場合にはΔ・２Ｎ−Ｍ＝２２（Ｎ−リ＋
１ になっている。
第 ２ 表
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、切り上げ
後に発生する直流成分と、切り上げ後の値と真値の誤差
によって発生する直流成分を除去することができ、かつ
ハードウェア量も従来に比較して殆んど増加せずに実現
でき、演算結果の誤差精度が改善され、かつ増幅機能を
有したデジタル信号処理回路を提供するものである。
後に発生する直流成分と、切り上げ後の値と真値の誤差
によって発生する直流成分を除去することができ、かつ
ハードウェア量も従来に比較して殆んど増加せずに実現
でき、演算結果の誤差精度が改善され、かつ増幅機能を
有したデジタル信号処理回路を提供するものである。
即ち、この発明のディジタル信号処理回路にあっては、
乗算回路によって２の補数表現された第１および第２の
２進データを乗算し、一定ビット数の下位ビットを切り
捨てて乗算結果を得て、上記乗算結果を上位ビットデー
タとし、且つ上記切り捨てられた下位ビットの各ビット
の論理和と上記乗算結果の最上位ビットの反転データと
の論理積をとってデータを下位ビットの各データとする
第３の２進データを一方の入力データとして、２の補数
表現された第４の２進データを他方の入力データとして
それぞれ加減算回路に供給し、この加減算回路で制御信
号に基づいて上記第３および第４の２進データの加減算
を行ない、この加減算における最下位ビットデータ入力
として、上記加減算回路で加算が行なわれる際には前記
論理績をとったデータを供給し、減算が行なわれる際に
は上記論理積、をとったデータの反転レベルを供給する
ようにしてなることを特徴とするものである。
乗算回路によって２の補数表現された第１および第２の
２進データを乗算し、一定ビット数の下位ビットを切り
捨てて乗算結果を得て、上記乗算結果を上位ビットデー
タとし、且つ上記切り捨てられた下位ビットの各ビット
の論理和と上記乗算結果の最上位ビットの反転データと
の論理積をとってデータを下位ビットの各データとする
第３の２進データを一方の入力データとして、２の補数
表現された第４の２進データを他方の入力データとして
それぞれ加減算回路に供給し、この加減算回路で制御信
号に基づいて上記第３および第４の２進データの加減算
を行ない、この加減算における最下位ビットデータ入力
として、上記加減算回路で加算が行なわれる際には前記
論理績をとったデータを供給し、減算が行なわれる際に
は上記論理積、をとったデータの反転レベルを供給する
ようにしてなることを特徴とするものである。
次に、この発明の詳細な説明の前に、この発明の原理に
ついて説明する。いま、５ピツトのデータＸ＝（Ｓｘ、
Ｘ４．Ｘ３．Ｘ２．Ｘ、）とＹ＝（Ｓｙ。
ついて説明する。いま、５ピツトのデータＸ＝（Ｓｘ、
Ｘ４．Ｘ３．Ｘ２．Ｘ、）とＹ＝（Ｓｙ。
Ｙ４ ＊ Ｙｓ ｅ Ｙ２ ＋ Ｙｌ）とを乗算し、そ
の結果の上位の５ピツトであるＱ ＝ （Ｓ ｐ Ｑ４
＊ Ｑ３＋ Ｑ２ ＊Ｑ、 ）を乗算結果として取り
出し、その５ビットデータの下位２ビットヲ切上げる場
合を考える。
の結果の上位の５ピツトであるＱ ＝ （Ｓ ｐ Ｑ４
＊ Ｑ３＋ Ｑ２ ＊Ｑ、 ）を乗算結果として取り
出し、その５ビットデータの下位２ビットヲ切上げる場
合を考える。
但し、上記５ピツトのデータＸとＹとは、２の補数表現
されており、Ｓｘ 、 Ｓｙ 、 Ｓは符号ビットであ
り、各ビットデータの添字の大きい方がＭＢＢ側であり
、小さい方がＬＳＢ側である。ここで、Ｑ＝（、Ｓ Ｉ
Ｑ４． Ｑ３１ Ｑ２． Ｑｌ）の下位２ビットＱ２
゜Ｑｌの切上げ処理は、Ｑの正負２よび値によって切上
げ後のデータＱ′がそれぞれ次のようになるように行な
う。
されており、Ｓｘ 、 Ｓｙ 、 Ｓは符号ビットであ
り、各ビットデータの添字の大きい方がＭＢＢ側であり
、小さい方がＬＳＢ側である。ここで、Ｑ＝（、Ｓ Ｉ
Ｑ４． Ｑ３１ Ｑ２． Ｑｌ）の下位２ビットＱ２
゜Ｑｌの切上げ処理は、Ｑの正負２よび値によって切上
げ後のデータＱ′がそれぞれ次のようになるように行な
う。
ｑ’＝（ｏ、Ｑ４．Ｑ５１０１ ０） ：Ｑ≧０（Ｓ
＝Ｏ）かつＱ１■Ｑ２＝０のとき ・・・（１） Ｑ′＝（０，Ｑ４＋ Ｑ３＋１ｒＯ＋Ｏ） ：Ｑン
０（Ｓ＝０）かつＱ１ｅＱ２＝１のとき ・・・（２） Ｑ’＝（１，Ｑ４．Ｑ、、０．０） ：Ｑ＜０（Ｓ
＝１）のとき・・・（３） 次に、切上げ処理後の値Ｑ′とデータ２の加算もしくは
減算を行なう。すなわち、Ｚ＋Ｑ’またはＺ−Ｑ’を行
なう。上記の乗算および加減′Ｘを実行するためには、
切上げ時に上記（２）式で示すように、１回の加算およ
びその後の加減算で１回の加減算を行なう必要があるが
、この発明の回路ではこれらの演Ｘを第１図に示すよう
な実施例回路で実行するようにしている。
＝Ｏ）かつＱ１■Ｑ２＝０のとき ・・・（１） Ｑ′＝（０，Ｑ４＋ Ｑ３＋１ｒＯ＋Ｏ） ：Ｑン
０（Ｓ＝０）かつＱ１ｅＱ２＝１のとき ・・・（２） Ｑ’＝（１，Ｑ４．Ｑ、、０．０） ：Ｑ＜０（Ｓ
＝１）のとき・・・（３） 次に、切上げ処理後の値Ｑ′とデータ２の加算もしくは
減算を行なう。すなわち、Ｚ＋Ｑ’またはＺ−Ｑ’を行
なう。上記の乗算および加減′Ｘを実行するためには、
切上げ時に上記（２）式で示すように、１回の加算およ
びその後の加減算で１回の加減算を行なう必要があるが
、この発明の回路ではこれらの演Ｘを第１図に示すよう
な実施例回路で実行するようにしている。
すなわち、第１図はこの発明に係るディジタル信号処理
回路の一実施例の構成を示す回路図である。図に２いて
、１はそれぞれ５ビットのデータ入力端子Ａ５ないしＡ
１およびＢ５ないしＢ、を有し、これら入力端子に供給
される２の補数表現された一対のデータの乗算を行なう
乗算回路であり、一対のデータとして上記ｒ−タＸ＝Ｓ
ｘ 、 Ｘ４． Ｘ３ｒＸ２．Ｘｌ）ｊ？よびｙ ＝
ｓｙ 、 ｙ４． ｙ３． ｙ、 ｙｌ）が供給される
。上記乗算回路１の乗算結果Ｑ＝Ｓ 。
回路の一実施例の構成を示す回路図である。図に２いて
、１はそれぞれ５ビットのデータ入力端子Ａ５ないしＡ
１およびＢ５ないしＢ、を有し、これら入力端子に供給
される２の補数表現された一対のデータの乗算を行なう
乗算回路であり、一対のデータとして上記ｒ−タＸ＝Ｓ
ｘ 、 Ｘ４． Ｘ３ｒＸ２．Ｘｌ）ｊ？よびｙ ＝
ｓｙ 、 ｙ４． ｙ３． ｙ、 ｙｌ）が供給される
。上記乗算回路１の乗算結果Ｑ＝Ｓ 。
Ｑ４． Ｑ５． Ｑ２． Ｑｌ）のうち上位３ビットの
データＳ。
データＳ。
Ｑ４． Ｑ５が加減算回路２に供給される。この加減算
回路２は、それぞれ５ビットのデータ入力端子Ｅ５ない
しＥｌおよびＢ５ないしＦ１ヲ有し、加／減算訓御信号
に応じてこれら入力端子に供給される２の補数表現され
た一対のデータの間で加算もしくは減算を乗算を行なう
ものであり、一方のデータ入力端子Ｅ５ないしＥｌには
データとして上記データｚ ＝ （Ｂ５． Ｂ４． ｚ
、、 Ｂ２． ｚｌ）が供給され、他方のデータ入力端
子Ｆ５ないしＦｌのうち上位の３ピツ） Ｂ５． Ｂ４
． Ｂ５には上記７” −Ｉ Ｓ 、 Ｑ４． Ｑ、が
それぞれ供給され、下位の２ビットＦ２．Ｆｌには上記
データＱより作られる百■（Ｑ１■Ｑ２）で表わされる
データがそれぞれ供給される。ここで、■は論理積を表
わしており、上記データ百■（Ｑ、＋Ｑ２）は、前記乗
算結果Ｑのうち切捨てられる下位ビットの各ビットＱ２
．Ｑ１を論理和回路３に入力して得た論理和と、上記乗
算結果Ｑのうち最上位ビットをインバータ回路４により
反転させた反転ｒ−タＳとを論理積回路５に入力して得
たデータである。また、上記加減算回路２には最下位ビ
ットのデータ入力端子としてキャリデータ入力端子Ｃが
設けられており、この加減算回路２で加算が行なわれる
際には前記データ百■（Ｑ１■Ｑ２）がそのままスイッ
チ回路６を介して上記入力端子Ｃに供給され、減算が行
なわれる際には前記データ百■（Ｑ１■Ｑ２）がインバ
ータ回路７により反転され、さらにスイッチ回路８を介
して上記入力端子Ｃに供給されるようになっている。
回路２は、それぞれ５ビットのデータ入力端子Ｅ５ない
しＥｌおよびＢ５ないしＦ１ヲ有し、加／減算訓御信号
に応じてこれら入力端子に供給される２の補数表現され
た一対のデータの間で加算もしくは減算を乗算を行なう
ものであり、一方のデータ入力端子Ｅ５ないしＥｌには
データとして上記データｚ ＝ （Ｂ５． Ｂ４． ｚ
、、 Ｂ２． ｚｌ）が供給され、他方のデータ入力端
子Ｆ５ないしＦｌのうち上位の３ピツ） Ｂ５． Ｂ４
． Ｂ５には上記７” −Ｉ Ｓ 、 Ｑ４． Ｑ、が
それぞれ供給され、下位の２ビットＦ２．Ｆｌには上記
データＱより作られる百■（Ｑ１■Ｑ２）で表わされる
データがそれぞれ供給される。ここで、■は論理積を表
わしており、上記データ百■（Ｑ、＋Ｑ２）は、前記乗
算結果Ｑのうち切捨てられる下位ビットの各ビットＱ２
．Ｑ１を論理和回路３に入力して得た論理和と、上記乗
算結果Ｑのうち最上位ビットをインバータ回路４により
反転させた反転ｒ−タＳとを論理積回路５に入力して得
たデータである。また、上記加減算回路２には最下位ビ
ットのデータ入力端子としてキャリデータ入力端子Ｃが
設けられており、この加減算回路２で加算が行なわれる
際には前記データ百■（Ｑ１■Ｑ２）がそのままスイッ
チ回路６を介して上記入力端子Ｃに供給され、減算が行
なわれる際には前記データ百■（Ｑ１■Ｑ２）がインバ
ータ回路７により反転され、さらにスイッチ回路８を介
して上記入力端子Ｃに供給されるようになっている。
上記加減算回路２は、以下のような演算動作を行なう。
まず、加算回路として動作するときには、（Ｂ５． Ｂ
４． Ｅ、、Ｂ２． ＦＪ、 ） ＋ （Ｂ５．Ｂ４．
Ｆ、、 Ｆ２゜Ｆ、） ＋ （ｏ、ｏ、ｏ、ｏｌｅ）
＝ （Ｓ５＋ Ｓａ、Ｓｓ、Ｂ２．Ｓｌ）なる演算を
行なう。減算回路として動作するときには、（Ｂ５．
Ｂ４． Ｅ、、 Ｂ２． Ｅｌ） ＋ （Ｆ５＋ Ｆ４
＋ Ｆ５＋Ｆ２＋Ｆ１）＋（０，０，０，０，Ｃ）＝（
Ｂ５．Ｂ４．Ｂ３．Ｂ２゜Ｓｌ）なる演算を行なう。
４． Ｅ、、Ｂ２． ＦＪ、 ） ＋ （Ｂ５．Ｂ４．
Ｆ、、 Ｆ２゜Ｆ、） ＋ （ｏ、ｏ、ｏ、ｏｌｅ）
＝ （Ｓ５＋ Ｓａ、Ｓｓ、Ｂ２．Ｓｌ）なる演算を
行なう。減算回路として動作するときには、（Ｂ５．
Ｂ４． Ｅ、、 Ｂ２． Ｅｌ） ＋ （Ｆ５＋ Ｆ４
＋ Ｆ５＋Ｆ２＋Ｆ１）＋（０，０，０，０，Ｃ）＝（
Ｂ５．Ｂ４．Ｂ３．Ｂ２゜Ｓｌ）なる演算を行なう。
次に、このような構成の回路で、先に原理の説明で述べ
たような演算が実行されることを以下に説明する。まず
、両式ｔ１）、 （２） 、 （３）はそれぞれ次のよ
うに表現できる。
たような演算が実行されることを以下に説明する。まず
、両式ｔ１）、 （２） 、 （３）はそれぞれ次のよ
うに表現できる。
ココア、Ｑ＆！、 Ｓ、 Ｑ４１ Ｑ、 ５ｏ（Ｑ２ｃ
ｌＱ１）。
ｌＱ１）。
Ｓ■（Ｑ２■Ｑ１）とする。したがって、上式（４）に
より加減算回路２で行なわれる前記Ｚ＋Ｑ’またはＺ
−Ｑ’の演算はそれぞれ次の式で表わされるような演算
となる。
より加減算回路２で行なわれる前記Ｚ＋Ｑ’またはＺ
−Ｑ’の演算はそれぞれ次の式で表わされるような演算
となる。
Ｚ ＋Ｑ’＝Ｚ ＋Ｑａ＋Ｓ■（Ｑ２（ＥＥ）Ｑｌ）
（加！１−）−Ｃ５）Ｚ −Ｑ’＝Ｚ −Ｃｑ、＋ｓ
■（Ｑ２■Ｑ１）〕〕＝Ｚ−Ｑａ−３■Ｑ、、ＩＩＥ９
Ｑ、） （減算時）−（６）ここで、２の補数表現の
定義により Ｑａ ＝Ｑａ ＋ １ であるから、上式（６）は Ｚ−Ｑ’＝Ｚ＋Ｑ、＋１−８■（Ｑ２ｅＱ１）＝Ｚ＋Ｑ
、＋Ｓ■（Ｑ２ｅＱ１） （減算時） −（７）と
なる。ここで より、 ＝Ｓ■（Ｑ２■Ｑ１） ・・・ （８）である。
（加！１−）−Ｃ５）Ｚ −Ｑ’＝Ｚ −Ｃｑ、＋ｓ
■（Ｑ２■Ｑ１）〕〕＝Ｚ−Ｑａ−３■Ｑ、、ＩＩＥ９
Ｑ、） （減算時）−（６）ここで、２の補数表現の
定義により Ｑａ ＝Ｑａ ＋ １ であるから、上式（６）は Ｚ−Ｑ’＝Ｚ＋Ｑ、＋１−８■（Ｑ２ｅＱ１）＝Ｚ＋Ｑ
、＋Ｓ■（Ｑ２ｅＱ１） （減算時） −（７）と
なる。ここで より、 ＝Ｓ■（Ｑ２■Ｑ１） ・・・ （８）である。
上式（５） 、 （６）の演算は、とりもなおさず第１
図の回路にンける加減算回路２における演算動作である
。
図の回路にンける加減算回路２における演算動作である
。
上記実施例の回路に２ける元のデータ２の変化に対する
切上げ後のデータ２′との関係は第２図に示すようにな
る。すなわち、ｚ＝Ｏならばｚ’＝。
切上げ後のデータ２′との関係は第２図に示すようにな
る。すなわち、ｚ＝Ｏならばｚ’＝。
である。２が正、かつ下位Ｎビットがすべて”０ルベル
ならばｚ＝ｚ′とし、２が正、かつ下位Ｎビット中にひ
とつでも“ビレベルがあれば下位Ｎビットをすべて“０
ルベルにして、さらに下位からＮ＋１ビット目に１を加
算した値を２′とする。２が負ならば下位Ｎビットをす
べて”０″レベルにする。
ならばｚ＝ｚ′とし、２が正、かつ下位Ｎビット中にひ
とつでも“ビレベルがあれば下位Ｎビットをすべて“０
ルベルにして、さらに下位からＮ＋１ビット目に１を加
算した値を２′とする。２が負ならば下位Ｎビットをす
べて”０″レベルにする。
ここで、上記したような第２図に示される切上げ関係を
持つ回路に、直流成分が零の信号が入力されたときにお
ける切上げ後の信号の直流成分を調べてみる。この場合
における切上げ後のレベル値とそのレベル値の発生確率
の関係を第３表に示しており、表中においてΔ＝２−
（ｗ−Ｎ−１）とし、Ｑ＝２−〇とする。各レベル値と
その値になる確率との積和により、切上げ後の直流成分
は−Ｖ２となり、この値は第１表に示した従来の場合と
同じであるが、若し、入力信号のダイナミックレンジを
−（２Ｍ −Ｎ −１１）・Δから（２Ｍ−Ｎ−１−１
）・Δに朋１限すれば上記切上げ後の直流成分は零とな
って改善される。
持つ回路に、直流成分が零の信号が入力されたときにお
ける切上げ後の信号の直流成分を調べてみる。この場合
における切上げ後のレベル値とそのレベル値の発生確率
の関係を第３表に示しており、表中においてΔ＝２−
（ｗ−Ｎ−１）とし、Ｑ＝２−〇とする。各レベル値と
その値になる確率との積和により、切上げ後の直流成分
は−Ｖ２となり、この値は第１表に示した従来の場合と
同じであるが、若し、入力信号のダイナミックレンジを
−（２Ｍ −Ｎ −１１）・Δから（２Ｍ−Ｎ−１−１
）・Δに朋１限すれば上記切上げ後の直流成分は零とな
って改善される。
第３表
また、上記第１図の回路において、切上げ後の値と真値
との間の誤差の大きさ２よびその誤差の発生確率の関係
は第４表に示すようになり、各誤差と確率との積和（つ
まり、誤差によって生じる直流成分）は零になり、前記
第４図の回路の場合（第２表参照）に比べて改善されて
いる。
との間の誤差の大きさ２よびその誤差の発生確率の関係
は第４表に示すようになり、各誤差と確率との積和（つ
まり、誤差によって生じる直流成分）は零になり、前記
第４図の回路の場合（第２表参照）に比べて改善されて
いる。
第 ４ 表
従って、上記実施例回路によれば、データの切上げ処理
を行ない一種の増幅を行なっても、誤差精度を従来に比
較して改善することができる。また、回路構成も比較的
簡単であり、ノー−ドウエア量も同様の回路機能を有す
る従来回路と比較してほとんど増加しない。
を行ない一種の増幅を行なっても、誤差精度を従来に比
較して改善することができる。また、回路構成も比較的
簡単であり、ノー−ドウエア量も同様の回路機能を有す
る従来回路と比較してほとんど増加しない。
以上説明したようにこの発明によれば、演算結果の誤差
精度を改善でき、かつ増幅機能を有し、いいかえれば負
の直流成分を零にすることができ、かつハードウェア量
も従来に比較してほとんど増加しないディジタル信号処
理回路を提供することができる。
精度を改善でき、かつ増幅機能を有し、いいかえれば負
の直流成分を零にすることができ、かつハードウェア量
も従来に比較してほとんど増加しないディジタル信号処
理回路を提供することができる。
第１図はこの発明の一実施例に係るディジタル信号処理
回路の構成を示すグロック図、第２図は上記実施例回路
を説明するだめの特性図、第３図は従来のディジタル信
号処理回路を説明するための特性図、第４図は従来考え
られているディジタル信号処理回路を示す構成説明図で
ある。 １・・・乗算回路、２・・・加減算回路、３・・・論理
和回路、４，７・・・インバータ回路、５・・・論理積
回路、６．８・・・スイッチ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
回路の構成を示すグロック図、第２図は上記実施例回路
を説明するだめの特性図、第３図は従来のディジタル信
号処理回路を説明するための特性図、第４図は従来考え
られているディジタル信号処理回路を示す構成説明図で
ある。 １・・・乗算回路、２・・・加減算回路、３・・・論理
和回路、４，７・・・インバータ回路、５・・・論理積
回路、６．８・・・スイッチ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (2)
- （１）２の補数表現された第１および第２の２進データ
を乗算する乗算回路と、この乗算回路の乗算結果のうち
の一定ビット数の上位ビットデータを上位ビットデータ
とし、かつ上記乗算結果のうちの上記一定ビット数の上
位ビット以外の下位ビットデータの各ビットの論理和と
上記乗算結果の最上位ビット（符号ビット）の反転レベ
ルとの論理積データを残りの下位ビットデータとする第
３の２進データが一方の入力として供給され、２の補数
表現された第４の２進データが他方の入力データとして
供給され、制御信号に基づいて上記第３および第４の２
進データの加減算を行なう加減算回路と、この加減算回
路で加算が行なわれる際には最下位ビットデータ入力と
して前記論理積をとったデータを供給し、減算が行なわ
れる際には前記論理積をとったデータの反転レベルを供
給する手段とを具備してなることを特徴とするディジタ
ル信号処理回路。 - （２）前記加減算回路の最下位ビットデータ入力はキャ
リ入力であることを特徴とする前記特許請求の範囲第１
項に記載のディジタル信号処理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036664A JPS62194540A (ja) | 1986-02-21 | 1986-02-21 | ディジタル信号処理回路 |
| US07/016,125 US4853886A (en) | 1986-02-21 | 1987-02-18 | Digital signal processing circuit |
| KR1019870001481A KR900006007B1 (ko) | 1986-02-21 | 1987-02-21 | 디지탈신호 처리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036664A JPS62194540A (ja) | 1986-02-21 | 1986-02-21 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62194540A true JPS62194540A (ja) | 1987-08-27 |
| JPH0444288B2 JPH0444288B2 (ja) | 1992-07-21 |
Family
ID=12476123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61036664A Granted JPS62194540A (ja) | 1986-02-21 | 1986-02-21 | ディジタル信号処理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4853886A (ja) |
| JP (1) | JPS62194540A (ja) |
| KR (1) | KR900006007B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227770A (ja) * | 1989-02-28 | 1990-09-10 | Nec Corp | 直交変換器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055712A (en) * | 1990-04-05 | 1991-10-08 | National Semiconductor Corp. | Register file with programmable control, decode and/or data manipulation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225445A (ja) * | 1983-05-16 | 1984-12-18 | アールシーエー トムソン ライセンシング コーポレイシヨン | ２の補数２進信号の対称的切捨て装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL215456A (ja) * | 1957-03-16 | |||
| EP0086904B1 (de) * | 1982-02-18 | 1985-11-21 | Deutsche ITT Industries GmbH | Digitale Parallel-Rechenschaltung für positive und negative Binärzahlen |
| JPS5949640A (ja) * | 1982-09-16 | 1984-03-22 | Toshiba Corp | 乗算回路 |
-
1986
- 1986-02-21 JP JP61036664A patent/JPS62194540A/ja active Granted
-
1987
- 1987-02-18 US US07/016,125 patent/US4853886A/en not_active Expired - Lifetime
- 1987-02-21 KR KR1019870001481A patent/KR900006007B1/ko not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225445A (ja) * | 1983-05-16 | 1984-12-18 | アールシーエー トムソン ライセンシング コーポレイシヨン | ２の補数２進信号の対称的切捨て装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227770A (ja) * | 1989-02-28 | 1990-09-10 | Nec Corp | 直交変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4853886A (en) | 1989-08-01 |
| JPH0444288B2 (ja) | 1992-07-21 |
| KR900006007B1 (ko) | 1990-08-20 |
| KR870008276A (ko) | 1987-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |