JPH0735816A - 集積回路試験装置のパターンメモリ回路 - Google Patents
集積回路試験装置のパターンメモリ回路Info
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- JPH0735816A JPH0735816A JP3084732A JP8473291A JPH0735816A JP H0735816 A JPH0735816 A JP H0735816A JP 3084732 A JP3084732 A JP 3084732A JP 8473291 A JP8473291 A JP 8473291A JP H0735816 A JPH0735816 A JP H0735816A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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Abstract
(57)【要約】
【目的】 集積回路試験装置で不良が発生し、パターン
メモリ１１の動作を確認するとき、ＣＰＵ１とパターン
メモリ１１間のパターンファイルの転送を不用とし、診
断の実行時間を短くする。 【構成】 アドレス発生回路２と、アドレス・データ発
生回路３と、終了検出回路４と、制御回路５と、第１の
選択器６と、第２の選択器７と、第１のＦＦ８と、 第
１のＦＦ８の出力をＤＩ入力とし、第１の選択器６の出
力をアドレス入力とするパターンメモリ１１と、パター
ンメモリ１１の読み出しデータを第１の入力とし、第１
のＦＦ８の出力を第２の入力とする比較器９と、第２の
ＦＦとを備える。
メモリ１１の動作を確認するとき、ＣＰＵ１とパターン
メモリ１１間のパターンファイルの転送を不用とし、診
断の実行時間を短くする。 【構成】 アドレス発生回路２と、アドレス・データ発
生回路３と、終了検出回路４と、制御回路５と、第１の
選択器６と、第２の選択器７と、第１のＦＦ８と、 第
１のＦＦ８の出力をＤＩ入力とし、第１の選択器６の出
力をアドレス入力とするパターンメモリ１１と、パター
ンメモリ１１の読み出しデータを第１の入力とし、第１
のＦＦ８の出力を第２の入力とする比較器９と、第２の
ＦＦとを備える。
Description
【０００１】
【産業上の利用分野】この発明は、集積回路試験装置の
パターンメモリ回路についてのものである。
パターンメモリ回路についてのものである。
【０００２】
【従来の技術】集積回路試験装置の不良、特に入力波形
や出力波形に異常が認められるような機能試験上の不良
が発生すると、その試験を中断し、パターンメモリ動作
用の独立したシーケンスプログラムを使用して異常をチ
ェックする。しかし、メモリチェックを実行すると、試
験パターンの内容が書き換えられるので、実際の試験パ
ターンデータをＣＰＵに一時的に退避し、終了後に試験
パターンデータをパターンメモリに再転送する。
や出力波形に異常が認められるような機能試験上の不良
が発生すると、その試験を中断し、パターンメモリ動作
用の独立したシーケンスプログラムを使用して異常をチ
ェックする。しかし、メモリチェックを実行すると、試
験パターンの内容が書き換えられるので、実際の試験パ
ターンデータをＣＰＵに一時的に退避し、終了後に試験
パターンデータをパターンメモリに再転送する。
【０００３】次に、従来技術による集積回路試験装置の
パターンメモリ回路の構成を図６により説明する。図６
の１はＣＰＵ、２はアドレス発生回路、３はデータ発生
回路、９は比較器、１１はパターンメモリである。図６
では、ＣＰＵ１にメモリチェック用のシーケンスプログ
ラムを書き込んでおき、メモリ書き込みモードでパター
ンメモリ１１に書き込みたいアドレスをＣＰＵ１からア
ドレス発生回路２に与える。アドレス発生回路２は与え
られたアドレスを取り込み、パターンメモリ１１のアド
レス入力にアドレスを加える。データ発生回路３は、Ｃ
ＰＵ１からパターンメモリ１１に加えるデータを与えら
れ、このデータを取り込みパターンメモリ１１のデータ
入力に送る。ＣＰＵ１からパターンメモリ１１に書き込
み信号を送ると、パターンメモリ１１は加えられている
アドレスに送られてきたデータを書き込む。
パターンメモリ回路の構成を図６により説明する。図６
の１はＣＰＵ、２はアドレス発生回路、３はデータ発生
回路、９は比較器、１１はパターンメモリである。図６
では、ＣＰＵ１にメモリチェック用のシーケンスプログ
ラムを書き込んでおき、メモリ書き込みモードでパター
ンメモリ１１に書き込みたいアドレスをＣＰＵ１からア
ドレス発生回路２に与える。アドレス発生回路２は与え
られたアドレスを取り込み、パターンメモリ１１のアド
レス入力にアドレスを加える。データ発生回路３は、Ｃ
ＰＵ１からパターンメモリ１１に加えるデータを与えら
れ、このデータを取り込みパターンメモリ１１のデータ
入力に送る。ＣＰＵ１からパターンメモリ１１に書き込
み信号を送ると、パターンメモリ１１は加えられている
アドレスに送られてきたデータを書き込む。
【０００４】次に、メモリ読み出しモードでパターンメ
モリ１１から読み出したいアドレスをＣＰＵ１からアド
レス発生回路２に与え、アドレス発生回路２はアドレス
を取り込み、パターンメモリ１１にアドレス入力として
加える。パターンメモリ１１は、加えられたアドレスで
データを読み出し、そのデータを比較器９に送る。デー
タ発生回路３は、ＣＰＵ１から期待データが与えられ、
この期待データを取り込み、比較器９に期待データを送
る。比較器９は、パターンメモリ１１の出力データと期
待データとを比較し、一致／不一致を検出し、パターン
メモリ１１の良／不良を判定する。
モリ１１から読み出したいアドレスをＣＰＵ１からアド
レス発生回路２に与え、アドレス発生回路２はアドレス
を取り込み、パターンメモリ１１にアドレス入力として
加える。パターンメモリ１１は、加えられたアドレスで
データを読み出し、そのデータを比較器９に送る。デー
タ発生回路３は、ＣＰＵ１から期待データが与えられ、
この期待データを取り込み、比較器９に期待データを送
る。比較器９は、パターンメモリ１１の出力データと期
待データとを比較し、一致／不一致を検出し、パターン
メモリ１１の良／不良を判定する。
【０００５】
【発明が解決しようとする課題】従来の試験装置は、集
積回路試験用パターンデータがパターンメモリ１１に格
納されているとき、そのパターンデータを破壊せずに、
格納されているメモリ領域のチェックをするには、一時
的にパターンデータをテスタコンピュータに退避し、終
了後にパターンデータをパターンメモリ１１に再転送す
る必要があり、また、パターンメモリ１１の動作確認を
ソフトウェアで制御しているので、実行に時間がかか
る。
積回路試験用パターンデータがパターンメモリ１１に格
納されているとき、そのパターンデータを破壊せずに、
格納されているメモリ領域のチェックをするには、一時
的にパターンデータをテスタコンピュータに退避し、終
了後にパターンデータをパターンメモリ１１に再転送す
る必要があり、また、パターンメモリ１１の動作確認を
ソフトウェアで制御しているので、実行に時間がかか
る。
【０００６】この発明は、集積回路試験装置で不良が発
生し、パターンメモリ１１の動作を確認するとき、ＣＰ
Ｕ１とパターンメモリ１１間のパターンファイルの転送
を不用とし、診断の実行時間を短くすること目的とす
る。
生し、パターンメモリ１１の動作を確認するとき、ＣＰ
Ｕ１とパターンメモリ１１間のパターンファイルの転送
を不用とし、診断の実行時間を短くすること目的とす
る。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、この発明では、診断のシーケンスプログラムが書き
込まれるＣＰＵ１と、ＣＰＵ１がパターンメモリ１１に
格納されたパターンファイルを他のアドレス領域に転送
するアロケーションモードのとき、パターンメモリ１１
の読み出しアドレスを発生し、パターンメモリ１１を診
断するセルフチェックモードのとき、読み出し及び書き
込みアドレスを発生するアドレス発生回路２と、アロケ
ーションモードのとき、書き込みアドレスを発生し、セ
ルフチェックモードのとき、書き込みデータ又はパター
ンメモリ１１の読み出しデータに対する期待データを発
生するアドレス・データ発生回路３と、アロケーション
モード及びセルフチェックモードのとき、実行の終了を
検出し、制御回路５の動作を停止させ、ＣＰＵ１に終了
を知らせる停止信号を発生する終了検出回路４と、ＣＰ
Ｕ１からのスタート信号１６ｆで起動し、アロケーショ
ン及びセルフチェックの制御信号を発生する制御回路５
と、アドレス発生回路２の出力２ａを第１の入力とし、
アドレス・データ発生回路３の出力３ａを第２の入力と
する選択器６と、パターンメモリ１１の読み出しデータ
１１ａを第１の入力とし、アドレス・データ発生回路３
の出力３ａを第２の入力とする選択器７と、選択器７の
出力を入力とするフリップフロップ（以下、ＦＦとい
う。）８と、ＦＦ８の出力をＤＩ入力とし、選択器６の
出力をアドレス入力とするパターンメモリ１１と、パタ
ーンメモリ１１の読み出しデータ１１ａを第１の入力と
し、ＦＦ８の出力を第２の入力とし、パターンメモリ１
１の読み出しデータとＦＦ８の出力を比較し、パターン
メモリ１１の良／不良を判定する比較器９と、比較器９
の出力をセット信号とし、ＣＰＵ１のスタート信号１６
ｆをリセット信号とするＦＦ１０とを備える。
に、この発明では、診断のシーケンスプログラムが書き
込まれるＣＰＵ１と、ＣＰＵ１がパターンメモリ１１に
格納されたパターンファイルを他のアドレス領域に転送
するアロケーションモードのとき、パターンメモリ１１
の読み出しアドレスを発生し、パターンメモリ１１を診
断するセルフチェックモードのとき、読み出し及び書き
込みアドレスを発生するアドレス発生回路２と、アロケ
ーションモードのとき、書き込みアドレスを発生し、セ
ルフチェックモードのとき、書き込みデータ又はパター
ンメモリ１１の読み出しデータに対する期待データを発
生するアドレス・データ発生回路３と、アロケーション
モード及びセルフチェックモードのとき、実行の終了を
検出し、制御回路５の動作を停止させ、ＣＰＵ１に終了
を知らせる停止信号を発生する終了検出回路４と、ＣＰ
Ｕ１からのスタート信号１６ｆで起動し、アロケーショ
ン及びセルフチェックの制御信号を発生する制御回路５
と、アドレス発生回路２の出力２ａを第１の入力とし、
アドレス・データ発生回路３の出力３ａを第２の入力と
する選択器６と、パターンメモリ１１の読み出しデータ
１１ａを第１の入力とし、アドレス・データ発生回路３
の出力３ａを第２の入力とする選択器７と、選択器７の
出力を入力とするフリップフロップ（以下、ＦＦとい
う。）８と、ＦＦ８の出力をＤＩ入力とし、選択器６の
出力をアドレス入力とするパターンメモリ１１と、パタ
ーンメモリ１１の読み出しデータ１１ａを第１の入力と
し、ＦＦ８の出力を第２の入力とし、パターンメモリ１
１の読み出しデータとＦＦ８の出力を比較し、パターン
メモリ１１の良／不良を判定する比較器９と、比較器９
の出力をセット信号とし、ＣＰＵ１のスタート信号１６
ｆをリセット信号とするＦＦ１０とを備える。
【０００８】
【作用】次に、この発明による集積回路試験装置のパタ
ーンメモリ回路を図１により説明する。図１の１はＣＰ
Ｕ、２はアドレス発生回路、３はアドレスデータ発生回
路、４は終了検出回路、５は制御回路、６と７は選択
器、８はＦＦ、９は比較器、１０はＦＦ、１１はパター
ンメモリである。
ーンメモリ回路を図１により説明する。図１の１はＣＰ
Ｕ、２はアドレス発生回路、３はアドレスデータ発生回
路、４は終了検出回路、５は制御回路、６と７は選択
器、８はＦＦ、９は比較器、１０はＦＦ、１１はパター
ンメモリである。
【０００９】次に、図１の作用を６４Ｋバイトの容量を
もつパターンメモリ１１に、１Ｋバイトの「Ａ」という
集積回路試用パターンファイルが０〜１０２３番地に格
納されている場合に、０〜１０２３番地のメモリの動作
確認をする場合を図３により説明する。図３アはパター
ンメモリ１１の空領域への転送説明図、図３イはセルフ
チェックの説明図、図３ウは元の領域への転送説明図で
ある。
もつパターンメモリ１１に、１Ｋバイトの「Ａ」という
集積回路試用パターンファイルが０〜１０２３番地に格
納されている場合に、０〜１０２３番地のメモリの動作
確認をする場合を図３により説明する。図３アはパター
ンメモリ１１の空領域への転送説明図、図３イはセルフ
チェックの説明図、図３ウは元の領域への転送説明図で
ある。
【００１０】次に、図３の診断のフローを図４により説
明する。初めに、０〜１０２３番地に格納されているパ
ターンファイル「Ａ」を１０２４〜２０４７番地に転送
する。アドレス発生回路２には、入力データ１６ａによ
り「１０２３」をセットし、アドレス・データ発生回路
３には、入力データ１６ｂにより「２０４７」をセット
し、終了検出回路４には、入力データ１６ｃにより「１
０２３」をセットする。ＣＰＵ１はアロケーションモー
ド信号１６ｄを出力し、ゲート１２に与える。
明する。初めに、０〜１０２３番地に格納されているパ
ターンファイル「Ａ」を１０２４〜２０４７番地に転送
する。アドレス発生回路２には、入力データ１６ａによ
り「１０２３」をセットし、アドレス・データ発生回路
３には、入力データ１６ｂにより「２０４７」をセット
し、終了検出回路４には、入力データ１６ｃにより「１
０２３」をセットする。ＣＰＵ１はアロケーションモー
ド信号１６ｄを出力し、ゲート１２に与える。
【００１１】次に、ＣＰＵ１はスタート命令１６ｆを出
力し、制御回路５に加え、制御回路５を起動する。制御
回路５は、クロック５ａ及び５ｃ、５ｄ、ライトサイク
ル信号５ｂを出力し、クロック５ａは、アドレス発生回
路２及びアドレス・データ発生回路３、終了検出回路４
に与え、アドレス発生回路２及びアドレス・データ発生
回路３は、アドレスを−１にする。また、終了検出回路
４は、カウントダウンし、カウントが「０」になるとア
ロケーション終了とみなし、停止信号４ａを出し、制御
回路５及びＣＰＵ１に与える。
力し、制御回路５に加え、制御回路５を起動する。制御
回路５は、クロック５ａ及び５ｃ、５ｄ、ライトサイク
ル信号５ｂを出力し、クロック５ａは、アドレス発生回
路２及びアドレス・データ発生回路３、終了検出回路４
に与え、アドレス発生回路２及びアドレス・データ発生
回路３は、アドレスを−１にする。また、終了検出回路
４は、カウントダウンし、カウントが「０」になるとア
ロケーション終了とみなし、停止信号４ａを出し、制御
回路５及びＣＰＵ１に与える。
【００１２】制御回路５は、停止信号４ａを与えられる
と、クロック及びライトサイクル信号の発生を停止す
る。選択器６は、ゲート１２の出力により、パターンメ
モリ１１の読み出しサイクル中は、アドレス発生回路２
の出力２ａを選択し、パターンメモリ１１の書き込みサ
イクル中は、アドレス・データ発生回路３の出力３ａを
選択し、パターンメモリ１１に入力アドレスとして印加
する。選択器７は、常に第１の入力であるパターンメモ
リ１１の読み出しデータを選択し、ＦＦ８に入力データ
として与える。
と、クロック及びライトサイクル信号の発生を停止す
る。選択器６は、ゲート１２の出力により、パターンメ
モリ１１の読み出しサイクル中は、アドレス発生回路２
の出力２ａを選択し、パターンメモリ１１の書き込みサ
イクル中は、アドレス・データ発生回路３の出力３ａを
選択し、パターンメモリ１１に入力アドレスとして印加
する。選択器７は、常に第１の入力であるパターンメモ
リ１１の読み出しデータを選択し、ＦＦ８に入力データ
として与える。
【００１３】ＦＦ８は、制御回路５の出力クロック５ｄ
をクロック入力として与えられデータを取り込み、パタ
ーンメモリ１１の入力データとして与え、比較器９の第
２の入力としても与える。パターンメモリ１１は、制御
回路５の出力クロック５ｃによって、ＷＥ信号として与
えられ、データを書き込む。このようにして、パターン
メモリ１１に格納されているパターンファイル「Ａ」
は、１０２４〜２０４７番地に転送される。
をクロック入力として与えられデータを取り込み、パタ
ーンメモリ１１の入力データとして与え、比較器９の第
２の入力としても与える。パターンメモリ１１は、制御
回路５の出力クロック５ｃによって、ＷＥ信号として与
えられ、データを書き込む。このようにして、パターン
メモリ１１に格納されているパターンファイル「Ａ」
は、１０２４〜２０４７番地に転送される。
【００１４】次に、元のアドレス領域０番地から１０２
３番地までチェックする。アドレス発生回路２には
「０」をセットし、終了検出回路５には「１０２３」を
セットする。アドレス・データ発生回路３には入力デー
タ１６ｂにより、テストデータをセットする。例えば、
「０」を書いて正しく読めるかをチェックするときは
「０」をセットし、「１」を書いて正しく読めるかをチ
ェックするときは「１」をセットする。
３番地までチェックする。アドレス発生回路２には
「０」をセットし、終了検出回路５には「１０２３」を
セットする。アドレス・データ発生回路３には入力デー
タ１６ｂにより、テストデータをセットする。例えば、
「０」を書いて正しく読めるかをチェックするときは
「０」をセットし、「１」を書いて正しく読めるかをチ
ェックするときは「１」をセットする。
【００１５】ＣＰＵ１は、アロケーションモード信号１
６ｄを出力しなくなり、選択器６は第１の入力側を選択
する。また、セルフチェックモード信号１６ｅを出力
し、選択器７は第２の入力を選択する。
６ｄを出力しなくなり、選択器６は第１の入力側を選択
する。また、セルフチェックモード信号１６ｅを出力
し、選択器７は第２の入力を選択する。
【００１６】ＣＰＵ１からスタート命令１６ｆが出力す
ると、ＦＦ１０はリセットされ、また制御回路５にも与
えられ、制御回路５が起動する。ＦＦ８は、出力５ｄに
よってデータを取り込み、パターンメモリ１１に出力す
る。また、出力５ｃはパターンメモリ１１のＷＥに与え
られ、パターンメモリ１１にデータを書き込む。出力５
ａは、アドレス発生回路２とアドレス・データ発生回路
３、終了検出回路４にクロックとして与えられ、アドレ
スを＋１にし、データを＋１又は−１又は前の状態を保
持する。
ると、ＦＦ１０はリセットされ、また制御回路５にも与
えられ、制御回路５が起動する。ＦＦ８は、出力５ｄに
よってデータを取り込み、パターンメモリ１１に出力す
る。また、出力５ｃはパターンメモリ１１のＷＥに与え
られ、パターンメモリ１１にデータを書き込む。出力５
ａは、アドレス発生回路２とアドレス・データ発生回路
３、終了検出回路４にクロックとして与えられ、アドレ
スを＋１にし、データを＋１又は−１又は前の状態を保
持する。
【００１７】これらの出力５ａ・５ｃ・５ｄのサイクル
でバード的にパターンメモリ１１にテストデータを書き
込むことができる。同時に終了検出回路４は、出力５ａ
によってカウントダウンし、カウントが「０」になると
テスト終了とみなし、停止信号４ａを出し、制御回路５
に与える。制御回路５は停止信号４ａを与えられると、
クロック及びライトサイクル信号の発生を停止する。こ
れで、パターンメモリ１１には０〜１０２３番地にテス
トデータが書き込まれる。
でバード的にパターンメモリ１１にテストデータを書き
込むことができる。同時に終了検出回路４は、出力５ａ
によってカウントダウンし、カウントが「０」になると
テスト終了とみなし、停止信号４ａを出し、制御回路５
に与える。制御回路５は停止信号４ａを与えられると、
クロック及びライトサイクル信号の発生を停止する。こ
れで、パターンメモリ１１には０〜１０２３番地にテス
トデータが書き込まれる。
【００１８】次に、パターンメモリ１１を読み出して正
しくテストデータが書かれていかたチェックするが、実
行前に条件を設定する。この条件設定は、パターンメモ
リ１１の０〜１０２３番地にテストデータを書き込む時
の実行前と同じにする。
しくテストデータが書かれていかたチェックするが、実
行前に条件を設定する。この条件設定は、パターンメモ
リ１１の０〜１０２３番地にテストデータを書き込む時
の実行前と同じにする。
【００１９】条件設定がすむと、ＣＰＵ１からセルフチ
ェックリードモード信号１６ｇを出力し、ゲート１６に
与え、ゲート１６は反転してゲート１４に与える。した
がって、ゲート１４の出力は常に「１」を出力し、パタ
ーンメモリ１１のＷＥに与える。これでパターンメモリ
１１は常に読み出しサイクルとなる。
ェックリードモード信号１６ｇを出力し、ゲート１６に
与え、ゲート１６は反転してゲート１４に与える。した
がって、ゲート１４の出力は常に「１」を出力し、パタ
ーンメモリ１１のＷＥに与える。これでパターンメモリ
１１は常に読み出しサイクルとなる。
【００２０】ＣＰＵ１からスタート命令が出力される
と、ＦＦ１０をリセットし、制御回路５を起動する。制
御回路５はクロック及びライトサイクル信号を出力す
る。ＦＦ８は、出力５ｄによってデータを取り込み、比
較器９に期待データとして出力する。パターンメモリ１
１は、アドレス発生回路２の出力アドレスによりデータ
が読み出され、比較器９に与える。比較器９は、パター
ンメモリ１１の読み出しデータとＦＦ８の出力である期
待データとを比較し、一致／不一致を検出する。不一致
のときは、不一致信号９ａを出力し、ＦＦ１０のセット
入力に与え、ＦＦ１０はセット状態になり不良信号１０
ａをＣＰＵ１に出力する。
と、ＦＦ１０をリセットし、制御回路５を起動する。制
御回路５はクロック及びライトサイクル信号を出力す
る。ＦＦ８は、出力５ｄによってデータを取り込み、比
較器９に期待データとして出力する。パターンメモリ１
１は、アドレス発生回路２の出力アドレスによりデータ
が読み出され、比較器９に与える。比較器９は、パター
ンメモリ１１の読み出しデータとＦＦ８の出力である期
待データとを比較し、一致／不一致を検出する。不一致
のときは、不一致信号９ａを出力し、ＦＦ１０のセット
入力に与え、ＦＦ１０はセット状態になり不良信号１０
ａをＣＰＵ１に出力する。
【００２１】制御回路５は、パターンメモリ書き込み時
と同様にクロック５ａ、５ｃ、５ｄ及びライトサイクル
信号５ｂを発生するので、アドレス発生回路２とアドレ
ス・データ発生回路３は、パターンメモリ書き込み時と
同じアドレス及びデータを出力する。このようにして、
制御回路５の出力５ａ・５ｃ・５ｄ及びライトサイクル
信号５ｂのサイクルで自己診断を実行できる。
と同様にクロック５ａ、５ｃ、５ｄ及びライトサイクル
信号５ｂを発生するので、アドレス発生回路２とアドレ
ス・データ発生回路３は、パターンメモリ書き込み時と
同じアドレス及びデータを出力する。このようにして、
制御回路５の出力５ａ・５ｃ・５ｄ及びライトサイクル
信号５ｂのサイクルで自己診断を実行できる。
【００２２】テスト終了後、ＦＦ１０から不良信号が出
ていなければ、パターンメモリ１１は正常となり、初め
に転送したパターンファイル「Ａ」を元に戻す。これは
初めのパターンファイルの転送と同様である。ただし、
アドレス発生回路２には「１０２４」をセットし、アド
レス・データ発生回路３には「０」をセットし、終了検
出回路４には「１０２３」をセットする。
ていなければ、パターンメモリ１１は正常となり、初め
に転送したパターンファイル「Ａ」を元に戻す。これは
初めのパターンファイルの転送と同様である。ただし、
アドレス発生回路２には「１０２４」をセットし、アド
レス・データ発生回路３には「０」をセットし、終了検
出回路４には「１０２３」をセットする。
【００２３】また、アドレス発生回路２及びアドレス・
データ発生回路３は、クロック５ａによって、アドレス
を＋１にする。終了検出回路４はカウントダウンし、カ
ウントが「０」になるとアロケーション終了とみなし、
停止信号４ａを出力し制御回路５及びＣＰＵ１に与え
る。このようにして、パターンメモリ１１に格納されて
いるパターンファイル「Ａ」は、０〜１０２３番地に転
送され、元の状態に戻る。
データ発生回路３は、クロック５ａによって、アドレス
を＋１にする。終了検出回路４はカウントダウンし、カ
ウントが「０」になるとアロケーション終了とみなし、
停止信号４ａを出力し制御回路５及びＣＰＵ１に与え
る。このようにして、パターンメモリ１１に格納されて
いるパターンファイル「Ａ」は、０〜１０２３番地に転
送され、元の状態に戻る。
【００２４】次に、各動作を示すタイミングチャートを
図５により説明する。図５アは空いている領域への転送
アロケーションの説明図、図５イはライトモード・セル
フチェックの説明図、図５ウはリードモード・セルフチ
ェックの説明図、図５エは元の領域への転送アロケーシ
ョンの説明図である。
図５により説明する。図５アは空いている領域への転送
アロケーションの説明図、図５イはライトモード・セル
フチェックの説明図、図５ウはリードモード・セルフチ
ェックの説明図、図５エは元の領域への転送アロケーシ
ョンの説明図である。
【００２５】このように、この発明では、集積回路試験
装置でトラブルが発生したとき、このパターンファイル
をＣＰＵ１に退避させ、診断後に、またＣＰＵ１からパ
ターンメモリ１１に転送するという作業を不用とし、パ
ターンファイルを破壊することなくハード的にパターン
ファイルが格納されていた領域を自己診断することがで
きる。
装置でトラブルが発生したとき、このパターンファイル
をＣＰＵ１に退避させ、診断後に、またＣＰＵ１からパ
ターンメモリ１１に転送するという作業を不用とし、パ
ターンファイルを破壊することなくハード的にパターン
ファイルが格納されていた領域を自己診断することがで
きる。
【００２６】
【実施例】次に、図１の実施例の回路を図２により説明
する。ＣＰＵ１には、シーケンスプログラムが書き込ま
れており、バスライン２０によって、テスタハードウェ
アに接続される。カウンタ２は、入力データ２０ａによ
ってアドレスを取り込み、モード信号２０ｄによってア
ップカウント又はダウンカウント動作モードにし、出力
２ａはセレクタ６に接続される。
する。ＣＰＵ１には、シーケンスプログラムが書き込ま
れており、バスライン２０によって、テスタハードウェ
アに接続される。カウンタ２は、入力データ２０ａによ
ってアドレスを取り込み、モード信号２０ｄによってア
ップカウント又はダウンカウント動作モードにし、出力
２ａはセレクタ６に接続される。
【００２７】カウンタ３は、入力データ２０ｂによっ
て、アドレス又はデータを取り込み、モード信号２０ｅ
によって、アップカウント又はダウンカウント又はデー
タホールド動作モードにし、セレクタ６及びセレクタ７
に接続される。アロケーションモード信号２０ｆはゲー
ト１２・１３に接続され、ゲート１３の出力はゲート１
４に接続される。セルフチェックモード信号２０ｇは、
セレクタ７とゲート１３・１５に接続される。セレクタ
７には、メモリ１１の読み出しデータ１１ａが接続さ
れ、セルフチェックモード信号２０ｇによって、セルフ
チェックのときはカウンタ３ａをセレクトし、アロケー
ションのときは、メモリの読み出しデータ１１ａをセレ
クトして、その出力７ａをＦＦ８に接続する。
て、アドレス又はデータを取り込み、モード信号２０ｅ
によって、アップカウント又はダウンカウント又はデー
タホールド動作モードにし、セレクタ６及びセレクタ７
に接続される。アロケーションモード信号２０ｆはゲー
ト１２・１３に接続され、ゲート１３の出力はゲート１
４に接続される。セルフチェックモード信号２０ｇは、
セレクタ７とゲート１３・１５に接続される。セレクタ
７には、メモリ１１の読み出しデータ１１ａが接続さ
れ、セルフチェックモード信号２０ｇによって、セルフ
チェックのときはカウンタ３ａをセレクトし、アロケー
ションのときは、メモリの読み出しデータ１１ａをセレ
クトして、その出力７ａをＦＦ８に接続する。
【００２８】セルフチェック読み出しモード信号２０ｈ
は、セルフチェックときのメモリ読み出し動作のとき、
メモリ１１を読み出しサイクルとする信号であり、ゲー
ト１６に接続され、ゲート１６にて反転した出力は、ゲ
ート１４に接続される。カウンタ４は、入力データ２０
ｃによって、アロケーション及びセルフチェックにおい
て、対称となるアドレス領域のワード数を取り込む。
は、セルフチェックときのメモリ読み出し動作のとき、
メモリ１１を読み出しサイクルとする信号であり、ゲー
ト１６に接続され、ゲート１６にて反転した出力は、ゲ
ート１４に接続される。カウンタ４は、入力データ２０
ｃによって、アロケーション及びセルフチェックにおい
て、対称となるアドレス領域のワード数を取り込む。
【００２９】スタート命令２０ｉは、アロケーション及
びセルフチェックのスタート命令で、制御回路５とＦＦ
１０に接続される。ＦＦ１０は、このスタート命令２０
ｉでリセットされる。また、制御回路５は、スタート命
令２０ｉで起動し、クロック５ａ・５ｃ・５ｄとライト
サイクル５ｂを出力する。
びセルフチェックのスタート命令で、制御回路５とＦＦ
１０に接続される。ＦＦ１０は、このスタート命令２０
ｉでリセットされる。また、制御回路５は、スタート命
令２０ｉで起動し、クロック５ａ・５ｃ・５ｄとライト
サイクル５ｂを出力する。
【００３０】５ａは、カウンタ２・３・４に接続され、
カウンタ２は＋１又は−１、カウンタ３は＋１又は−１
又は前の状態を保持し、カウンタ４はダウンカウントす
る。カウンタ４のカウントが「０」になると停止信号４
ａが出力する。４ａは制御回路５に接続され、制御回路
５は停止する。
カウンタ２は＋１又は−１、カウンタ３は＋１又は−１
又は前の状態を保持し、カウンタ４はダウンカウントす
る。カウンタ４のカウントが「０」になると停止信号４
ａが出力する。４ａは制御回路５に接続され、制御回路
５は停止する。
【００３１】５ｂはアロケーション動作のときのセレク
タ６のセレクト信号であり、メモリ読み出しのときは、
カウンタ２の出力２ａをセレクトし、メモリ書き込みと
きは、カウンタ３の出力３ａをセレクトする。セレクタ
６の出力６ａは、メモリ１１の入力アドレスに接続され
る。５ｄは、ＦＦ８に接続されており、ＦＦ８はこのク
ロックでデータを取り込み、出力８ａは、メモリ１１及
び比較器９に接続されている。５ｃは、メモリ１１の書
き込みクロックであり、ゲート１４に接続され、ゲート
１４の出力でメモリ１１はデータを書き込む。
タ６のセレクト信号であり、メモリ読み出しのときは、
カウンタ２の出力２ａをセレクトし、メモリ書き込みと
きは、カウンタ３の出力３ａをセレクトする。セレクタ
６の出力６ａは、メモリ１１の入力アドレスに接続され
る。５ｄは、ＦＦ８に接続されており、ＦＦ８はこのク
ロックでデータを取り込み、出力８ａは、メモリ１１及
び比較器９に接続されている。５ｃは、メモリ１１の書
き込みクロックであり、ゲート１４に接続され、ゲート
１４の出力でメモリ１１はデータを書き込む。
【００３２】比較器９は、メモリ１１の読み出しデータ
１１ａが接続され、期待データ８ａと比較し、一致／不
一致を検出し、不一致のとき不一致信号９ａを出力す
る。出力９ａは、ゲート１５に接続され、ゲート１５は
セルフチェックときに９ａを出力し、ＦＦ１０をセット
する。ＦＦ１０はセットされると、不良信号１０ａを出
力する。１０ａはバスライン２０によってＣＰＵ１に接
続されている。なお、パターンメモリの空き領域がパタ
ーンファイルより小さいときは、空き領域のワード数だ
けアロケーションし、元の領域をテストして元に戻すア
ロケーションといった動作を繰り返せばよく、たとえ１
行だけでも空き領域があればメモリチェックができる。
１１ａが接続され、期待データ８ａと比較し、一致／不
一致を検出し、不一致のとき不一致信号９ａを出力す
る。出力９ａは、ゲート１５に接続され、ゲート１５は
セルフチェックときに９ａを出力し、ＦＦ１０をセット
する。ＦＦ１０はセットされると、不良信号１０ａを出
力する。１０ａはバスライン２０によってＣＰＵ１に接
続されている。なお、パターンメモリの空き領域がパタ
ーンファイルより小さいときは、空き領域のワード数だ
けアロケーションし、元の領域をテストして元に戻すア
ロケーションといった動作を繰り返せばよく、たとえ１
行だけでも空き領域があればメモリチェックができる。
【００３３】
【発明の効果】この発明によれば、制御回路、アドレス
発生用カウンタ、アドレス及びデータ発生用カウンタ、
テスト及びアロケーション終了検出回路、アドレスセレ
クタ、データセレクタ、データ保持用ＦＦ、比較器、不
良ビットレジスタを設けているので、従来装置がパター
ンファイルをＣＰＵに一時退避させ、ＣＰＵのプログラ
ムでメモリをチェックし、終了後にＣＰＵからパターン
メモリにパターンファイルを転送していたのに比べ、制
御回路の発生クロックの周期で、ハード的にパターンメ
モリ内でパターンファイルを空いている領域に転送し、
メモリチェックし、良であればパターンファイルを元に
戻すことができ、チェック時間を短縮することができ
る。
発生用カウンタ、アドレス及びデータ発生用カウンタ、
テスト及びアロケーション終了検出回路、アドレスセレ
クタ、データセレクタ、データ保持用ＦＦ、比較器、不
良ビットレジスタを設けているので、従来装置がパター
ンファイルをＣＰＵに一時退避させ、ＣＰＵのプログラ
ムでメモリをチェックし、終了後にＣＰＵからパターン
メモリにパターンファイルを転送していたのに比べ、制
御回路の発生クロックの周期で、ハード的にパターンメ
モリ内でパターンファイルを空いている領域に転送し、
メモリチェックし、良であればパターンファイルを元に
戻すことができ、チェック時間を短縮することができ
る。
【図１】この発明による集積回路試験装置のパターンメ
モリ回路の構成図である。
モリ回路の構成図である。
【図２】図１の実施例の回路図である。
【図３】メモリの動作確認説明図である。
【図４】図３の診断のフロー図である。
【図５】各動作を示すタイミングチャートである。
【図６】従来技術による集積回路試験装置のパターンメ
モリ回路の構成図である。
モリ回路の構成図である。
１ ＣＰＵ ２ アドレス発生回路 ３ アドレスデータ発生回路 ４ 終了検出回路 ５ 制御回路 ６ 選択器 ７ 選択器 ８ ＦＦ（フリップフロップ） ９ 比較器 １０ ＦＦ １１ パターンメモリ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年７月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】この発明による集積回路試験装置のパターンメ
モリ回路の構成図である。
モリ回路の構成図である。
【図２】図１の実施例の回路図である。
【図３】メモリの動作確認説明図である。
【図４】図３の診断のフロー図である。
【図５】各動作を示すタイミングチャートである。
【図６】図５の続きの各動作を示すタイミングチャート
である。
である。
【図７】従来技術による集積回路試験装置のパターンメ
モリ回路の構成図である。
モリ回路の構成図である。
【符号の説明】 １ ＣＰＵ ２ アドレス発生回路 ３ アドレスデータ発生回路 ４ 終了検出回路 ５ 制御回路 ６ 選択器 ７ 選択器 ８ ＦＦ（フリップフロップ） ９ 比較器 １０ ＦＦ １１ パターンメモリ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１】
【図２】
Claims (1)
- 【請求項１】 診断のシーケンスプログラムが書き込ま
れるＣＰＵ(1) と、 ＣＰＵ(1) がパターンメモリ(11)に格納されたパターン
ファイルを他のアドレス領域に転送するアロケーション
モードのとき、パターンメモリ(11)の読み出しアドレス
を発生し、パターンメモリ(11)を診断するセルフチェッ
クモードのとき、読み出し及び書き込みアドレスを発生
するアドレス発生回路(2) と、 アロケーションモードのとき、書き込みアドレスを発生
し、セルフチェックモードのとき、書き込みデータ又は
パターンメモリ(11)の読み出しデータに対する期待デー
タを発生するアドレス・データ発生回路(3) と、 アロケーションモード及びセルフチェックモードのと
き、実行の終了を検出し、制御回路(5) の動作を停止さ
せ、ＣＰＵ(1) に終了を知らせる停止信号を発生する終
了検出回路(4) と、 ＣＰＵ(1) からのスタート信号(16f) で起動し、アロケ
ーション及びセルフチェックの制御信号を発生する制御
回路(5) と、 アドレス発生回路(2) の出力(2a)を第１の入力とし、ア
ドレス・データ発生回路(3) の出力(3a)を第２の入力と
する第１の選択器(6) と、 パターンメモリ(11)の読み出しデータ(11a) を第１の入
力とし、アドレス・データ発生回路(3) の出力(3a)を第
２の入力とする第２の選択器(7) と、 第２の選択器(7) の出力を入力とする第１のフリップフ
ロップ(8) と、 第１のフリップフロップ(8) の出力をＤＩ入力とし、第
１の選択器(6) の出力をアドレス入力とするパターンメ
モリ(11)と、 パターンメモリ(11)の読み出しデータ(11a) を第１の入
力とし、第１のフリップフロップ(8) の出力を第２の入
力とし、パターンメモリ(11)の読み出しデータと第１の
フリップフロップ(8) の出力を比較し、パターンメモリ
(11)の良／不良を判定する比較器(9) と、 比較器(9) の出力をセット信号とし、ＣＰＵ(1) のスタ
ート信号(16f) をリセット信号とする第２のフリップフ
ロップ(10)とを備えることを特徴とする集積回路試験装
置のパターンメモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084732A JP3072531B2 (ja) | 1991-03-25 | 1991-03-25 | 集積回路試験装置のパターンメモリ回路 |
| US07/852,446 US5327363A (en) | 1991-03-25 | 1992-03-16 | Pattern memory circuit for integrated circuit testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084732A JP3072531B2 (ja) | 1991-03-25 | 1991-03-25 | 集積回路試験装置のパターンメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0735816A true JPH0735816A (ja) | 1995-02-07 |
| JP3072531B2 JP3072531B2 (ja) | 2000-07-31 |
Family
ID=13838870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3084732A Expired - Lifetime JP3072531B2 (ja) | 1991-03-25 | 1991-03-25 | 集積回路試験装置のパターンメモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5327363A (ja) |
| JP (1) | JP3072531B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416782A (en) * | 1992-10-30 | 1995-05-16 | Intel Corporation | Method and apparatus for improving data failure rate testing for memory arrays |
| US5396619A (en) * | 1993-07-26 | 1995-03-07 | International Business Machines Corporation | System and method for testing and remapping base memory for memory diagnostics |
| US5553238A (en) * | 1995-01-19 | 1996-09-03 | Hewlett-Packard Company | Powerfail durable NVRAM testing |
| US5568437A (en) * | 1995-06-20 | 1996-10-22 | Vlsi Technology, Inc. | Built-in self test for integrated circuits having read/write memory |
| JPH0991997A (ja) * | 1995-09-28 | 1997-04-04 | Mitsubishi Electric Corp | メモリテスト回路 |
| FR2745114B1 (fr) * | 1996-02-20 | 1998-04-17 | Sgs Thomson Microelectronics | Memoire non volatile multiniveau modifiable electriquement avec rafraichissement autonome |
| TW338159B (en) * | 1996-04-29 | 1998-08-11 | Texas Instruments Inc | Apparatus and method for subarray testing in dynamic random access memories using a built-in-self-test unit |
| US20020071325A1 (en) * | 1996-04-30 | 2002-06-13 | Hii Kuong Hua | Built-in self-test arrangement for integrated circuit memory devices |
| US5883843A (en) * | 1996-04-30 | 1999-03-16 | Texas Instruments Incorporated | Built-in self-test arrangement for integrated circuit memory devices |
| US5936900A (en) * | 1996-12-19 | 1999-08-10 | Texas Instruments Incorporated | Integrated circuit memory device having built-in self test circuit with monitor and tester modes |
| US20080209294A1 (en) * | 2007-02-26 | 2008-08-28 | Hakan Brink | Built-in self testing of a flash memory |
-
1991
- 1991-03-25 JP JP3084732A patent/JP3072531B2/ja not_active Expired - Lifetime
-
1992
- 1992-03-16 US US07/852,446 patent/US5327363A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3072531B2 (ja) | 2000-07-31 |
| US5327363A (en) | 1994-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000425 |