JPS62199026A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62199026A JPS62199026A JP61042401A JP4240186A JPS62199026A JP S62199026 A JPS62199026 A JP S62199026A JP 61042401 A JP61042401 A JP 61042401A JP 4240186 A JP4240186 A JP 4240186A JP S62199026 A JPS62199026 A JP S62199026A
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- Japan
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- semiconductor
- pattern
- monitor
- pads
- semiconductor circuit
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
スクライプラインで画定された半導体回路形成領域を複
数個集めてブロック化し、このブロック化された半導体
回路形成領域内に半導体素子測定用のモニタパターンの
測定パッドを共通な配列で形成するとともに、この測定
バンド間を接続するための配線パターンを変化させたパ
ターンデータを用いて半導体装置を形成する。このよう
にすることで、半導体回路形成領域を複数個集めたブロ
ック単位で、回路を構成する素子の全モニタの測定が可
能となるようにする。そしてモニタパターンをブロック
化された半導体回路形成領域に集合配置して、回路形成
領域に余裕を持たせてＩＣ等の半導体素子形成の集積度
を向上させるようにした半導体装置の製造方法。
数個集めてブロック化し、このブロック化された半導体
回路形成領域内に半導体素子測定用のモニタパターンの
測定パッドを共通な配列で形成するとともに、この測定
バンド間を接続するための配線パターンを変化させたパ
ターンデータを用いて半導体装置を形成する。このよう
にすることで、半導体回路形成領域を複数個集めたブロ
ック単位で、回路を構成する素子の全モニタの測定が可
能となるようにする。そしてモニタパターンをブロック
化された半導体回路形成領域に集合配置して、回路形成
領域に余裕を持たせてＩＣ等の半導体素子形成の集積度
を向上させるようにした半導体装置の製造方法。
本発明は半導体装置の製造方法に係り、特にレチクルを
用いて半導体ウェハを縮小露光する際、或いはレチクル
を用いてウェハ露光用のマスクを露光する場合、レチク
ル交換の回数を減少させることで工数の削減を図ると共
に、ブロック化されたデータを用いて作製したマスクを
使用してウェハを等倍露光する場合に於いて、チップず
れを気にしなくて済むようにし、かつ形成される半導体
素子の特性を測定するためのモニタをブロック化された
半導体チップ形成領域にまとめることで形成される半導
体素子の集積度の向上を図った半導体装置の製造方法に
関する。
用いて半導体ウェハを縮小露光する際、或いはレチクル
を用いてウェハ露光用のマスクを露光する場合、レチク
ル交換の回数を減少させることで工数の削減を図ると共
に、ブロック化されたデータを用いて作製したマスクを
使用してウェハを等倍露光する場合に於いて、チップず
れを気にしなくて済むようにし、かつ形成される半導体
素子の特性を測定するためのモニタをブロック化された
半導体チップ形成領域にまとめることで形成される半導
体素子の集積度の向上を図った半導体装置の製造方法に
関する。
ｒｃ等の半導体装置を形成する際、磁気ディスク装置等
にファイルされたパターンデータにより半導体ウェハを
電子ビームで直接露光したり、或いはこのパターンデー
タを用いて予めレチクルを形成し、このレチクルの縮小
露光でウェハにパターンを形成する方法が採られている
。
にファイルされたパターンデータにより半導体ウェハを
電子ビームで直接露光したり、或いはこのパターンデー
タを用いて予めレチクルを形成し、このレチクルの縮小
露光でウェハにパターンを形成する方法が採られている
。
またその他の方法として、このパターンデータにより電
子ビームを用いてマスクを作製後、このマスクを用いて
ウェハを等倍露光したり、或いはパターンデータを用い
てレチクルを予め形成後、このレチクルを縮小露光して
マスクを作製し、このマスクを用いてウェハを等倍露光
する方法が採られている。
子ビームを用いてマスクを作製後、このマスクを用いて
ウェハを等倍露光したり、或いはパターンデータを用い
てレチクルを予め形成後、このレチクルを縮小露光して
マスクを作製し、このマスクを用いてウェハを等倍露光
する方法が採られている。
ところでこのようなパターンデータを設計する際、一枚
の例えばシリコン等のウェハを、スクライブラインで画
定された所定の寸法の方形の半導体回路形成領域として
のチップになるようにする。
の例えばシリコン等のウェハを、スクライブラインで画
定された所定の寸法の方形の半導体回路形成領域として
のチップになるようにする。
そしてこのチップ内に、形成される半導体回路の単体素
子であるトランジスタやダイオード等の特性を測定する
モニタや、この素子を構成する抵抗等の測定用モニタが
、含まれるように設計する。
子であるトランジスタやダイオード等の特性を測定する
モニタや、この素子を構成する抵抗等の測定用モニタが
、含まれるように設計する。
このようなパターンデータを設計する際、モニタパター
ンの配置等を考慮し、できるだけ一枚のＳｉウェハ内に
多数のＩＣ等の半導体素子が集積度を向上させた状態で
高密度に配列されるような半導体装置の製造方法が要望
されている。
ンの配置等を考慮し、できるだけ一枚のＳｉウェハ内に
多数のＩＣ等の半導体素子が集積度を向上させた状態で
高密度に配列されるような半導体装置の製造方法が要望
されている。
従来の半導体ウェハー上に形成されるパターンは第３図
に示すように所定のピッチで形成される縦方向のスクラ
イブライン１とこれに直交し、所定のピッチで形成され
る横方向のスクライブライン２とからなり、この両スク
ライプライン１．２で囲まれた領域が半導体回路形成領
域３となる。
に示すように所定のピッチで形成される縦方向のスクラ
イブライン１とこれに直交し、所定のピッチで形成され
る横方向のスクライブライン２とからなり、この両スク
ライプライン１．２で囲まれた領域が半導体回路形成領
域３となる。
そして従来の半導体ウェハに於いては、第３図および第
４図に示すように、このスクライブライン１，２で囲ま
れた各半導体回路形成領域３内にトランジスタ特性や抵
抗特性等の測定用モニタパターン４等が素子の特性を検
査するのに必要な数だけ、複数個形成されている。
４図に示すように、このスクライブライン１，２で囲ま
れた各半導体回路形成領域３内にトランジスタ特性や抵
抗特性等の測定用モニタパターン４等が素子の特性を検
査するのに必要な数だけ、複数個形成されている。
更にこのモニタパターン４の周囲に付随して、このモニ
タより出力される情報を測定するための測定用電極針等
を接触させるための測定用バッド５が設けられている。
タより出力される情報を測定するための測定用電極針等
を接触させるための測定用バッド５が設けられている。
更にその他の例として、第５図に示すよう、に、前記し
たモニタパターン４や、その周囲の測定用バッド５が半
導体素子形成領域３の周囲の前記スクライブライン１お
よび２が通過する間の領域のスクライブ領域６に設けら
れている場合がある。
たモニタパターン４や、その周囲の測定用バッド５が半
導体素子形成領域３の周囲の前記スクライブライン１お
よび２が通過する間の領域のスクライブ領域６に設けら
れている場合がある。
更に図示していないが、これらモニタパターン４や、そ
の測定バッド５を半導体回路形成領域３およびスクライ
ブ領域６の両方の領域に形成した場合もある。
の測定バッド５を半導体回路形成領域３およびスクライ
ブ領域６の両方の領域に形成した場合もある。
またその他の従来例として、第６図に示すように、これ
ら半導体回路形成領域３を例えば４個まとめてブロック
７となし、このブロック７内のそれぞれの半導体回路形
成領域３内に、それぞれ異なったモニタパターン４と測
定パッド５を設け、ブロック７内の各々の半導体回路形
成領域３の素子の特性は、すべてこれらのモニタパター
ン４で測定可能とするように形成した場合がある。
ら半導体回路形成領域３を例えば４個まとめてブロック
７となし、このブロック７内のそれぞれの半導体回路形
成領域３内に、それぞれ異なったモニタパターン４と測
定パッド５を設け、ブロック７内の各々の半導体回路形
成領域３の素子の特性は、すべてこれらのモニタパター
ン４で測定可能とするように形成した場合がある。
またその他の従来例として、第７図に示すように、これ
ら共通のモニタパターン４と測定パッド５とをブロック
化された半導体回路形成領域３をスクライブ領域６に設
けた場合がある。
ら共通のモニタパターン４と測定パッド５とをブロック
化された半導体回路形成領域３をスクライブ領域６に設
けた場合がある。
また図示していないが、このように半導体回路形成領域
３をブロック化した場合でも、モニタパターン４と測定
パッド５を半導体回路形成領域３とスクライブ領域６と
の両方の領域に設ける場合がある。
３をブロック化した場合でも、モニタパターン４と測定
パッド５を半導体回路形成領域３とスクライブ領域６と
の両方の領域に設ける場合がある。
またその他の従来例としてスクライブライン１゜２で囲
まれた半導体回路形成領域３をモニタパターン専用の領
域とする場合がある。
まれた半導体回路形成領域３をモニタパターン専用の領
域とする場合がある。
ところで、このように第４図および第６図に示すように
、１個の半導体回路形成領域３内にモニタパターン４や
測定パッド５を収容しようとすると、これらのパターン
が収容しきれず、従って半導体回路形成領域３内にこれ
らのパターンの占める面積が大きくなってトランジスタ
等の半導体回路を構成する素子の集積度が低下する問題
がある。
、１個の半導体回路形成領域３内にモニタパターン４や
測定パッド５を収容しようとすると、これらのパターン
が収容しきれず、従って半導体回路形成領域３内にこれ
らのパターンの占める面積が大きくなってトランジスタ
等の半導体回路を構成する素子の集積度が低下する問題
がある。
また第６図、および第７図のように成るブロック化され
た半導体形成領域３のそれぞれに異なったモニタパター
ン４や測定パッド５を設ける場合は、レチクルを用いて
一部マスクを形成後、このマスクを用いてウェハを露光
する工程に於いては、マスクが半導体形成領域３の単位
でずれると、形成される半導体回路形成領域３は、繰り
返しパターンであるため問題は生じない。
た半導体形成領域３のそれぞれに異なったモニタパター
ン４や測定パッド５を設ける場合は、レチクルを用いて
一部マスクを形成後、このマスクを用いてウェハを露光
する工程に於いては、マスクが半導体形成領域３の単位
でずれると、形成される半導体回路形成領域３は、繰り
返しパターンであるため問題は生じない。
然し、半導体回路形成領域３内に形成されるモニタパタ
ーンは半導体回路形成領域３単位ごとの繰り返しパター
ンでないため、モニタパターンが形成されず、従ってモ
ニタの測定ができない間開がある。
ーンは半導体回路形成領域３単位ごとの繰り返しパター
ンでないため、モニタパターンが形成されず、従ってモ
ニタの測定ができない間開がある。
また半導体回路形成領域３をモニタの専用領域とする場
合、レチクルを用いて半導体ウェハを露光する場合、予
め半導体回路形成領域３をパターンデータするためのレ
チクルを用いて半導体ウェハ上のレジスト膜に所定のパ
ターンとなるように縮小露光した後、再びモニタ形成用
パターンが描画されているレチクルと交換して露光する
必要があり、レチクルを交換してレチクルの位置合わせ
作業をする必要が生じ、作業が煩雑となる問題がある。
合、レチクルを用いて半導体ウェハを露光する場合、予
め半導体回路形成領域３をパターンデータするためのレ
チクルを用いて半導体ウェハ上のレジスト膜に所定のパ
ターンとなるように縮小露光した後、再びモニタ形成用
パターンが描画されているレチクルと交換して露光する
必要があり、レチクルを交換してレチクルの位置合わせ
作業をする必要が生じ、作業が煩雑となる問題がある。
また上記レチクルより、一旦マスクを形成後、このマス
クを用いて露光を行う場合は、マスク形成時に上記した
のと同様に作業が煩雑となる。
クを用いて露光を行う場合は、マスク形成時に上記した
のと同様に作業が煩雑となる。
また第５図、および第７図に示すようにモニタパターン
４の一部、または全部をスクライブ領域６上に形成する
方法では、特に第５図のようにブロック化されていない
場合、半導体回路形成領域３の面積が小面積となると総
てのモニタパターン４を、スクライブ領域６上に形成す
るのは困難となる問題が生じる。
４の一部、または全部をスクライブ領域６上に形成する
方法では、特に第５図のようにブロック化されていない
場合、半導体回路形成領域３の面積が小面積となると総
てのモニタパターン４を、スクライブ領域６上に形成す
るのは困難となる問題が生じる。
本発明は上記した問題点を解決するための半導体装置の
製造方法で、レチクル交換に要する手間を省いて工数の
削減を図り、かつ集積度を下げることなくモニタが形成
されるようにした半導体装置の製造方法の提供を目的と
する。
製造方法で、レチクル交換に要する手間を省いて工数の
削減を図り、かつ集積度を下げることなくモニタが形成
されるようにした半導体装置の製造方法の提供を目的と
する。
本発明の半導体装置の製造方法は、第１図および第２図
に示すように、スクライブライン１１．１２で画定され
た半導体回路形成領域１３を複数個集めてブロック化し
、該ブロック化された半導体回路形成領域１３Ａ、１３
Ｂ、１３Ｃ，１３Ｄ内に半導体回路の単体素子測定用の
モニタパターン１４，１５．１６．１７の測定パッド１
４＾、１４Ｂ、１４Ｃ，１４０，１５Ａ、１５Ｂ、１５
Ｃ，１５０，１６Ａ。
に示すように、スクライブライン１１．１２で画定され
た半導体回路形成領域１３を複数個集めてブロック化し
、該ブロック化された半導体回路形成領域１３Ａ、１３
Ｂ、１３Ｃ，１３Ｄ内に半導体回路の単体素子測定用の
モニタパターン１４，１５．１６．１７の測定パッド１
４＾、１４Ｂ、１４Ｃ，１４０，１５Ａ、１５Ｂ、１５
Ｃ，１５０，１６Ａ。
１６Ｂ、１６Ｃ，１６Ｄ、１７Ａ、１７Ｂ、１７ｃ、１
７０を各ブロック毎に共通な配列で形成するとともに、
該測定パッド間を接続するための配線パターンを半導体
回路形成領域ごとに変化させたパターンデータを用いて
装置を形成すること特徴とする。
７０を各ブロック毎に共通な配列で形成するとともに、
該測定パッド間を接続するための配線パターンを半導体
回路形成領域ごとに変化させたパターンデータを用いて
装置を形成すること特徴とする。
本発明の半導体装置の製造方法は、半導体装置形成用ウ
ェハにパターン形成するためのパターンデータで形成さ
れたスクライブライン１１．１２によりで画定された半
導体回路形成領域１３に、形成される素子の特性を検査
するためのモニタパターン１４．１５．１６．１７の測
定パッド１４Ａ、１４Ｂ、１４Ｃ，１４Ｄ 、 １５Ａ
。
ェハにパターン形成するためのパターンデータで形成さ
れたスクライブライン１１．１２によりで画定された半
導体回路形成領域１３に、形成される素子の特性を検査
するためのモニタパターン１４．１５．１６．１７の測
定パッド１４Ａ、１４Ｂ、１４Ｃ，１４Ｄ 、 １５Ａ
。
１５Ｂ、１５Ｃ、１５０．１６Ａ、１６Ｂ、１６Ｃ、１
６Ｄ 、 １７Ａ、１７Ｂ、１７Ｃ、１７０を予め共通
な配列になるように形成する。
６Ｄ 、 １７Ａ、１７Ｂ、１７Ｃ、１７０を予め共通
な配列になるように形成する。
そしてこの測定パッド間を接続するための配線パターン
のみ、異なるようにしたパターンデータを形成し、この
パターンデータを用いて作製されたレチクルを使用して
半導体ウェハを露光する際、レチクルを交換しないで済
むようにする。
のみ、異なるようにしたパターンデータを形成し、この
パターンデータを用いて作製されたレチクルを使用して
半導体ウェハを露光する際、レチクルを交換しないで済
むようにする。
またこのパターンデータを用いて作製されたマスクを用
いて半導体ウェハを露光する際、マスク合わせの位置ず
れによって形成されるチップズレを気にしないようにす
る。
いて半導体ウェハを露光する際、マスク合わせの位置ず
れによって形成されるチップズレを気にしないようにす
る。
このようにしてモニタパターン１４，１５，１６．１７
の形成領域を限定することで、半導体回路がウェハ内に
高集積化して形成されるようにする。
の形成領域を限定することで、半導体回路がウェハ内に
高集積化して形成されるようにする。
以下、図面を用いて本発明の一実施例につき詳細に説明
する。
する。
第１図に示すように縦方向のスクライブライン１１およ
び横方向のスクライブライン１２で画定された半導体回
路形成領域について、例えば１３Ａ、１３Ｂ。
び横方向のスクライブライン１２で画定された半導体回
路形成領域について、例えば１３Ａ、１３Ｂ。
１３Ｃ，１３０の４領域をまとめでにブロック化し、こ
のブロック化された４領域の各々の領域１３＾、 １３
Ｂ。
のブロック化された４領域の各々の領域１３＾、 １３
Ｂ。
１３Ｃ，１３０にモニタパターン１４．１５．１６．１
７が含まれるようにする。
７が含まれるようにする。
そして例えば、半導体回路形成領域１３Ａに於ける拡散
抵抗測定用モニタパターン１４の測定用バンド１４Ａ、
１４Ｂ、１４Ｃ、 １４０および半導体回路形成領域
１３Ｂのコンタクト抵抗測定用モニタパターン１５の測
定用バンド１５Ａ、 １５Ｂ、 １５Ｃ，１５０等の各
パッドの配列は、同一のブロックを構成する各半導体回
路形成領域１３Ａ、 １３Ｂ、 １３Ｃ，１３０間で同
一の配列になるように形成する。
抵抗測定用モニタパターン１４の測定用バンド１４Ａ、
１４Ｂ、１４Ｃ、 １４０および半導体回路形成領域
１３Ｂのコンタクト抵抗測定用モニタパターン１５の測
定用バンド１５Ａ、 １５Ｂ、 １５Ｃ，１５０等の各
パッドの配列は、同一のブロックを構成する各半導体回
路形成領域１３Ａ、 １３Ｂ、 １３Ｃ，１３０間で同
一の配列になるように形成する。
そして、この拡散抵抗測定用バンド１４Ａ、 １４Ｂ、
１４Ｃ。
１４Ｃ。
１４０の配線接続パターンと、コンタクト抵抗測定用パ
ッド１５Ａ、 １５Ｂ、 １５Ｃ，１５０の配線接続パ
ターンを異ならせることで、それぞれのモニタパターン
１４゜１５、１６．１７の機能を果たせるようにする。
ッド１５Ａ、 １５Ｂ、 １５Ｃ，１５０の配線接続パ
ターンを異ならせることで、それぞれのモニタパターン
１４゜１５、１６．１７の機能を果たせるようにする。
このようにすれば、このようなモニタパターン１４、１
５．１６．１７と半導体回路形成領域１３Ａ、 １３Ｂ
、 １３Ｃ、１３０を形成するためのレチクルは一枚で
済み、従来のように半導体チップ形成用のレチクルとモ
ニタパターン形成用のレチクルを二枚用いてその都度マ
スク合わせをする手間が省け、またモニタパターンが半
導体チップの各ブロック毎に共通にまとまって形成され
るので、半導体回路形成領域１３Ａ。
５．１６．１７と半導体回路形成領域１３Ａ、 １３Ｂ
、 １３Ｃ、１３０を形成するためのレチクルは一枚で
済み、従来のように半導体チップ形成用のレチクルとモ
ニタパターン形成用のレチクルを二枚用いてその都度マ
スク合わせをする手間が省け、またモニタパターンが半
導体チップの各ブロック毎に共通にまとまって形成され
るので、半導体回路形成領域１３Ａ。
１３Ｂ、 １３Ｃ，１３０に於いて、モニタパターン以
外の例えば、トランジスタ等の素子形成領域の面積が充
分数れるため、半導体素子の集積度も向上する。
外の例えば、トランジスタ等の素子形成領域の面積が充
分数れるため、半導体素子の集積度も向上する。
また配線パターンを除くモニタパターンが、測定用パッ
ドを含めて共通の配列パターンで形成されているため、
マスク合わせのチップずれがあっても問題にならない利
点がある。
ドを含めて共通の配列パターンで形成されているため、
マスク合わせのチップずれがあっても問題にならない利
点がある。
尚、以上の実施例ではモニタパターンや測定用バンドを
半導体回路形成領域１３内に設けたが、その他の実施例
として第２図に示すように、これらモニタパターン１４
．１５，１６．１７やその測定用パッド１４Ａ、１４Ｂ
、１４Ｃ，１４Ｄ １５Ａ、１５Ｂ、１５Ｃ，１５Ｄ
、 １６Ａ、１６Ｂ、１６Ｃ。
半導体回路形成領域１３内に設けたが、その他の実施例
として第２図に示すように、これらモニタパターン１４
．１５，１６．１７やその測定用パッド１４Ａ、１４Ｂ
、１４Ｃ，１４Ｄ １５Ａ、１５Ｂ、１５Ｃ，１５Ｄ
、 １６Ａ、１６Ｂ、１６Ｃ。
１６０ 、１７Ａ、１７Ｂ、１７Ｃ、１７Ｄを半導体チ
ップ形成領域内に形成する場合に例を用いて述べたが、
この測定バンドをスクライブライン１１．１２が通過す
る間の領域のスクライブ領域１８に設けても良い。
ップ形成領域内に形成する場合に例を用いて述べたが、
この測定バンドをスクライブライン１１．１２が通過す
る間の領域のスクライブ領域１８に設けても良い。
また図示しないが、このモニタパターンとその測定用パ
ッドを半導体回路形成領域１３とスクライブ領域１８の
両方の領域に設けるように形成しても良い。
ッドを半導体回路形成領域１３とスクライブ領域１８の
両方の領域に設けるように形成しても良い。
以上述べたように本発明の半導体装置の製造方法によれ
ば、レチクルの位置合わせの回数が減るため装置形成の
ための工数が低下する。また配線パターンを除くモニタ
パターンが、測定用パッドを含めた状態で、共通な配列
で形成されているため、マスクの位置合わせの作業が容
易となる効果がある。
ば、レチクルの位置合わせの回数が減るため装置形成の
ための工数が低下する。また配線パターンを除くモニタ
パターンが、測定用パッドを含めた状態で、共通な配列
で形成されているため、マスクの位置合わせの作業が容
易となる効果がある。
第１図、および第２図は本発明の方法で形成した半導体
ウェハのパターンを示す平面図、第３図は従来の方法で
形成した半導体ウェハのパターンを示す平面図、 第４図および第５図は従来の方法による半導体回路形成
領域のパターンを示す平面図、第６図および第７図は従
来の他の方法による半導体回路形成領域のパターンを示
す平面図、図に於いて、 １１．１２はスクライブライン、１３Ａ、 １３Ｂ、
１３Ｃ，１３０は半導体回路形成領域、１４．１５．１
６．１７はモニタバターン、１４Ａ、１４Ｂ、１４Ｃ、
１４Ｄ 、 １５Ａ、１５Ｂ、１５Ｃ，１５０。 １６Ａ、１６Ｂ、１６Ｃ，１６Ｄ 、１７Ａ、１７Ｂ、
１７Ｃ、１７０は測定バンド、１８はスクライブ領域を
示す。 ４１３０月外方３五７形ハは判厚仔つＬへ＾ｌｆ！−Ｊ
Ｓｔ図 イ物答叫め忙め呻づ７．屑■天゛ポ手→札４苓クエ八噌
／＋’？−＞詔＠ ２ 図 箱υトめルゑｇ ｎ Ｉｓ； シ’午如オウソ）ジｌ？
７１０第 ３図 第４図 ＠５図 に′ｕ−Ａｔ！ｔ＋’Ｘ；ｆ、ｖ形ｆｘ’ｂｒ＝半」Ｊ
１］コＨ３，ｎｔ４′＠６ 囚 ’ｆ’；Ｌｆ−ｓ４ｆｙｒＪ）モｋ ｚ−＠ Ｋ Ｌ
ｒ−＋ ４４ｒＥ：Ｊｋ’Ｆり２′４４シｒ４第 ７図
ウェハのパターンを示す平面図、第３図は従来の方法で
形成した半導体ウェハのパターンを示す平面図、 第４図および第５図は従来の方法による半導体回路形成
領域のパターンを示す平面図、第６図および第７図は従
来の他の方法による半導体回路形成領域のパターンを示
す平面図、図に於いて、 １１．１２はスクライブライン、１３Ａ、 １３Ｂ、
１３Ｃ，１３０は半導体回路形成領域、１４．１５．１
６．１７はモニタバターン、１４Ａ、１４Ｂ、１４Ｃ、
１４Ｄ 、 １５Ａ、１５Ｂ、１５Ｃ，１５０。 １６Ａ、１６Ｂ、１６Ｃ，１６Ｄ 、１７Ａ、１７Ｂ、
１７Ｃ、１７０は測定バンド、１８はスクライブ領域を
示す。 ４１３０月外方３五７形ハは判厚仔つＬへ＾ｌｆ！−Ｊ
Ｓｔ図 イ物答叫め忙め呻づ７．屑■天゛ポ手→札４苓クエ八噌
／＋’？−＞詔＠ ２ 図 箱υトめルゑｇ ｎ Ｉｓ； シ’午如オウソ）ジｌ？
７１０第 ３図 第４図 ＠５図 に′ｕ−Ａｔ！ｔ＋’Ｘ；ｆ、ｖ形ｆｘ’ｂｒ＝半」Ｊ
１］コＨ３，ｎｔ４′＠６ 囚 ’ｆ’；Ｌｆ−ｓ４ｆｙｒＪ）モｋ ｚ−＠ Ｋ Ｌ
ｒ−＋ ４４ｒＥ：Ｊｋ’Ｆり２′４４シｒ４第 ７図
Claims (1)
- 【特許請求の範囲】 半導体回路パターンデータを用いて半導体装置を形成す
る場合に於いて、 スクライブライン（１１、１２）で画定される半導体回
路形成領域を複数個集めてブロック化し、該ブロック化
された半導体回路形成領域（１３Ａ、１３Ｂ、１３Ｃ１
３Ｄ）内に半導体回路の単体素子測定用のモニタパター
ン（１４、１５、１６、１７）の測定パッド（１４Ａ、
１４Ｂ、１４Ｃ、１４Ｄ、１５Ａ、１５Ｂ、１５Ｃ、１
５Ｄ、１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ、１７Ａ１７Ｂ
、１７Ｃ、１７Ｄ）を各ブロック毎に共通な配列で形成
するとともに、該測定パッド間を接続するための配線パ
ターンを半導体回路形成領域ごとに変化させたパターン
データを用いて装置を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042401A JPH07120696B2 (ja) | 1986-02-26 | 1986-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042401A JPH07120696B2 (ja) | 1986-02-26 | 1986-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62199026A true JPS62199026A (ja) | 1987-09-02 |
| JPH07120696B2 JPH07120696B2 (ja) | 1995-12-20 |
Family
ID=12635046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61042401A Expired - Fee Related JPH07120696B2 (ja) | 1986-02-26 | 1986-02-26 | 半導体装置の製造方法 |
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| JP (1) | JPH07120696B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991019318A1 (fr) * | 1990-06-05 | 1991-12-12 | Seiko Epson Corporation | Dispositif semiconducteur muni d'un circuit logique pour mesurer le retard |
| JP2002313865A (ja) * | 2001-04-16 | 2002-10-25 | Nec Corp | 半導体装置と半導体装置のパターン検査方法 |
| US6686224B2 (en) | 2001-09-13 | 2004-02-03 | Nec Electronics Corporation | Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate |
| KR100451489B1 (ko) * | 1996-12-28 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체소자의테스트패턴및그의형성방법 |
| KR100541798B1 (ko) * | 1998-07-10 | 2006-03-28 | 삼성전자주식회사 | 반도체 장치의 테그 패턴 형성방법 |
| KR100655066B1 (ko) * | 2000-05-16 | 2006-12-08 | 삼성전자주식회사 | 반도체 소자 |
Citations (2)
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| JPS5776854A (en) * | 1980-10-30 | 1982-05-14 | Nec Corp | Semiconductor device |
| JPS59103441U (ja) * | 1982-12-28 | 1984-07-12 | 富士通株式会社 | 半導体集積回路 |
-
1986
- 1986-02-26 JP JP61042401A patent/JPH07120696B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2002313865A (ja) * | 2001-04-16 | 2002-10-25 | Nec Corp | 半導体装置と半導体装置のパターン検査方法 |
| US6686224B2 (en) | 2001-09-13 | 2004-02-03 | Nec Electronics Corporation | Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate |
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| Publication number | Publication date |
|---|---|
| JPH07120696B2 (ja) | 1995-12-20 |
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