JPS6219958A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6219958A JPS6219958A JP60158127A JP15812785A JPS6219958A JP S6219958 A JPS6219958 A JP S6219958A JP 60158127 A JP60158127 A JP 60158127A JP 15812785 A JP15812785 A JP 15812785A JP S6219958 A JPS6219958 A JP S6219958A
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- JP
- Japan
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- circuit
- oscillation
- channel
- channel mosfet
- stop signal
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、マイクロコンピュータ機能を持った半導体集積回路
装置に利用して有効な技術に関するものである。
ば、マイクロコンピュータ機能を持った半導体集積回路
装置に利用して有効な技術に関するものである。
マイクロコンピュータ機能を持つ半導体集積回路装置に
おいて、所定の制御信号によりクロック用発振回路の動
作を停止（ホルト）させて、内部回路の動作を停止させ
ることにより低消９ｉ電力化を図るという機能が設けら
れている。
おいて、所定の制御信号によりクロック用発振回路の動
作を停止（ホルト）させて、内部回路の動作を停止させ
ることにより低消９ｉ電力化を図るという機能が設けら
れている。
このようなホルト機能を実現する発振回路として、例え
ば、ｆｆｉ ３図に示すような回路が考えられる。ノア
（ＮＯＲ）ゲー［・回路Ｇ２は、選択的に増幅動作を行
う反転増幅回路として用いられる。
ば、ｆｆｉ ３図に示すような回路が考えられる。ノア
（ＮＯＲ）ゲー［・回路Ｇ２は、選択的に増幅動作を行
う反転増幅回路として用いられる。
すなわち、停止信号ＳＴＰがロウレベルのとき、インバ
ータ回路ＩＶ２の出力信号により一方の入力端子がハイ
レベルにされるため、ノアゲート回路Ｇ２は、その出力
信号をロウレベルに固定する。
ータ回路ＩＶ２の出力信号により一方の入力端子がハイ
レベルにされるため、ノアゲート回路Ｇ２は、その出力
信号をロウレベルに固定する。
上記停止信号「丁子がハイレベルのとき、インバータ回
路ＩＶ２の出力信号がロウレベルにされるため、ノアゲ
ート回路Ｇ２は、他方の入力信号に応じた出力信号を送
出する。すなわち、このときには、実質的にインバータ
回路としての動作を行うものである。このノアゲート回
路Ｇ２の他方の人力と出力とを外部端子Ｐｉ、Ｐ２−に
結合させ、図示しない水晶振動子又はセラミック振動子
等からなる外部回路網が接続される。上記端子Ｐｌと２
２０間には、上記バイアス抵抗Ｒｆが設けられる。また
、上記外部端子ＰＬと電源電圧端子Ｖｃｃとの間には、
上記停止信号ＳＴＰを受けるＰチャンネルＭＯ５ＦＥＴ
ＱＩが設けられる。そして、上記ノアゲート回路Ｇ２の
出力信号は、波形成形を行うインバータ回路ＩＶＩを通
して図示しないクロック発生回路ＣＰＧに供給される。
路ＩＶ２の出力信号がロウレベルにされるため、ノアゲ
ート回路Ｇ２は、他方の入力信号に応じた出力信号を送
出する。すなわち、このときには、実質的にインバータ
回路としての動作を行うものである。このノアゲート回
路Ｇ２の他方の人力と出力とを外部端子Ｐｉ、Ｐ２−に
結合させ、図示しない水晶振動子又はセラミック振動子
等からなる外部回路網が接続される。上記端子Ｐｌと２
２０間には、上記バイアス抵抗Ｒｆが設けられる。また
、上記外部端子ＰＬと電源電圧端子Ｖｃｃとの間には、
上記停止信号ＳＴＰを受けるＰチャンネルＭＯ５ＦＥＴ
ＱＩが設けられる。そして、上記ノアゲート回路Ｇ２の
出力信号は、波形成形を行うインバータ回路ＩＶＩを通
して図示しないクロック発生回路ＣＰＧに供給される。
この回路にあっては、ノアゲート回路を用いているので
、ＰチャンネルＭＯＳＦＥＴが直列形成にされる。
、ＰチャンネルＭＯＳＦＥＴが直列形成にされる。
ＰチャンネルＭＯＳＦＥＴは、同じサイズ（チャンネル
幅Ｗ／チャンネル長）ならばＮチャンネルＭＯＳＦＥＴ
に比べてコンダクタンスが約１／２と小さい。このため
、マイクロプロセッサ等内部回路の高速動作化のために
、発振周波数を高くする場合、その増幅利得を大きくす
る必要がある。
幅Ｗ／チャンネル長）ならばＮチャンネルＭＯＳＦＥＴ
に比べてコンダクタンスが約１／２と小さい。このため
、マイクロプロセッサ等内部回路の高速動作化のために
、発振周波数を高くする場合、その増幅利得を大きくす
る必要がある。
このため、上記直列形態にされたＰチャンネルＭＯ３Ｆ
ＥＴ側のコンダクタンスを大きくするために、Ｐチャン
ネルＭＯＳ Ｆ ＥＴのサイズがＮチャンネルＭＯＳ
Ｆ ＥＴの約４倍もの大きさに形成される。この結果、
そのゲート容量が増幅して負荷が重くされるため、さら
にＰチャンネルＭＯ３ＦＥＴ側の素子サイズを大きくす
る必要があるとともに動作電流が大きくなってしまうと
いう問題が生じる。また、その発振停止状態において、
端子Ｐ１のハイレベルとノアゲート回路Ｇ２のロウレベ
ルによって、抵抗Ｒｆに定常的な直流電流が流れてしま
う。上記高周波発振動作のために、上記抵抗Ｆｆの抵抗
値は、例えば約ＩＭΩ程度に設定されるため、ハイレベ
ルが約５Ｖなら約５μＡの直流電流が流れることになっ
てしまう。
ＥＴ側のコンダクタンスを大きくするために、Ｐチャン
ネルＭＯＳ Ｆ ＥＴのサイズがＮチャンネルＭＯＳ
Ｆ ＥＴの約４倍もの大きさに形成される。この結果、
そのゲート容量が増幅して負荷が重くされるため、さら
にＰチャンネルＭＯ３ＦＥＴ側の素子サイズを大きくす
る必要があるとともに動作電流が大きくなってしまうと
いう問題が生じる。また、その発振停止状態において、
端子Ｐ１のハイレベルとノアゲート回路Ｇ２のロウレベ
ルによって、抵抗Ｒｆに定常的な直流電流が流れてしま
う。上記高周波発振動作のために、上記抵抗Ｆｆの抵抗
値は、例えば約ＩＭΩ程度に設定されるため、ハイレベ
ルが約５Ｖなら約５μＡの直流電流が流れることになっ
てしまう。
例えば、ボルト機能を備えた１チップのマイクロコンピ
ュータ機能を持つ半導体集積回路装置としては、■日立
製作所昭和５７年９月発行「液晶駆動タイプ ＬＣＤＩ
［ｒ ユーザーズマニアルＪがある。
ュータ機能を持つ半導体集積回路装置としては、■日立
製作所昭和５７年９月発行「液晶駆動タイプ ＬＣＤＩ
［ｒ ユーザーズマニアルＪがある。
（発明の目的）
この発明の目的は、低消費電力化を図ったボルト機能を
持つ半導体集積回路装置を提供することにある。
持つ半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ＰチャンネルＭＯＳＦＥＴＱＩとＮチャンネ
ルＭＯＳＦＥＴＱ２から構成されるＣＭＯＳインバータ
回路に発振停止信号を受けるＮチャンネルＭ ＯＳ Ｆ
Ｅ ’Ｉ’ Ｑ ３を通して回路の接地電位を供給し
、上記ＣＭＯＳインバータ回路の入力端子に発振停止信
号を受けるＰチャンネルＭＯＳＦＥＴＱ４を通して電源
電圧を供給し、上記ＣＭＯＳインバータ回路の入力端子
と出力端子を発振回路を構成する外部回路網が設けられ
る外部端子に結合させるものである。
ルＭＯＳＦＥＴＱ２から構成されるＣＭＯＳインバータ
回路に発振停止信号を受けるＮチャンネルＭ ＯＳ Ｆ
Ｅ ’Ｉ’ Ｑ ３を通して回路の接地電位を供給し
、上記ＣＭＯＳインバータ回路の入力端子に発振停止信
号を受けるＰチャンネルＭＯＳＦＥＴＱ４を通して電源
電圧を供給し、上記ＣＭＯＳインバータ回路の入力端子
と出力端子を発振回路を構成する外部回路網が設けられ
る外部端子に結合させるものである。
第１図には、この発明が通用された１チップマイクロコ
ンピユータの一実施例のブロック図が示されている。
ンピユータの一実施例のブロック図が示されている。
同図においζ、破線で囲まれた部分は集積回路ＬＳＩで
あり、ここに形成された各回路ブロックは、全体として
１チップマイクロコンピユー タを構成しており、公知
のＣＭＯ３半導体集積回路の製造技術によっ゛ζシリコ
ンのような１個の半導体基板上において形成される。
あり、ここに形成された各回路ブロックは、全体として
１チップマイクロコンピユー タを構成しており、公知
のＣＭＯ３半導体集積回路の製造技術によっ゛ζシリコ
ンのような１個の半導体基板上において形成される。
記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。
あり、その主要構成ブロックが代表として例示的に示さ
れている。
Ａはアキュムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。このマイクロプロセッサＣＰＵに対し
ては、外部からホルト信号ＳＴＰや割り込み信号ＩＲＱ
等が供給され、その動作が制御される。また、マイクロ
プロセッサＣＰＵから外部にバス信号Ｂ等が送出される
。
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。このマイクロプロセッサＣＰＵに対し
ては、外部からホルト信号ＳＴＰや割り込み信号ＩＲＱ
等が供給され、その動作が制御される。また、マイクロ
プロセッサＣＰＵから外部にバス信号Ｂ等が送出される
。
記号Ｉ１０で示されているのは、入出力ボートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ボートである。
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ボートである。
記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の発振周波数信号を形成する。この発振周波
数信号は、クロック発生回路ＣＰＧに供給され、ここで
、マイクロプロセッサＣＰＵにおいて必要とされるクロ
ックパルスが形成される。上記発振回路Ｏ８Ｃは、特に
制限されないが、外部から供給されるボルト信号ＳＴＰ
によって、発振動作と内部情報処理動作が停止される。
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の発振周波数信号を形成する。この発振周波
数信号は、クロック発生回路ＣＰＧに供給され、ここで
、マイクロプロセッサＣＰＵにおいて必要とされるクロ
ックパルスが形成される。上記発振回路Ｏ８Ｃは、特に
制限されないが、外部から供給されるボルト信号ＳＴＰ
によって、発振動作と内部情報処理動作が停止される。
記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。
メモリであり、主として一時データの記憶回路として用
いられる。
記号ＲＯＭで示されているのは、リード・オンリー・メ
モリであり、各種情報処理のためのプログラムが書込ま
れている。
モリであり、各種情報処理のためのプログラムが書込ま
れている。
以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳにより接続されている。このバスＢ
ＵＳには、データバスとアドレスバスとが含まれるもの
である。
中心としバスＢＵＳにより接続されている。このバスＢ
ＵＳには、データバスとアドレスバスとが含まれるもの
である。
第２図には、上記発振回路Ｏ８Ｃの一実施例の回路図が
示されている。同図において、チャンネル部分に矢印が
付加されたＭＯＳ Ｆ ＥＴはＰチャンネル型である。
示されている。同図において、チャンネル部分に矢印が
付加されたＭＯＳ Ｆ ＥＴはＰチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＮチャンネルＭＯＳ Ｆ ＥＴは、上記
半導体基板表面に形成されたＰ型ウェル領域に形成され
る。
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＮチャンネルＭＯＳ Ｆ ＥＴは、上記
半導体基板表面に形成されたＰ型ウェル領域に形成され
る。
これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯＳ Ｆ ＥＴの基体ゲートを構成する。
のＰチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯＳ Ｆ ＥＴの基体ゲートを構成する。
ＰチャンネルＭＯＳＦＥＴＱＩとＮチャンネルＭＯＳＦ
ＥＴＱ２は、ＣＭＯＳインバータ回路を構成する。上記
ＣＭＯＳインバータ回路は、発振回路を構成する反転増
幅回路として動作する。このＣＭＯＳインバータ回路の
動作が選択的に行われるようにするため、上記Ｎチャン
ネルＭＯ５ＦＥＴＱ２のソースと回路の接地電位点との
間には、停止信号ＳＴＰを受けるＮチャンネル型のスイ
ッチＭＯＳＦＥＴＱ３が設けられる。ＣＭＯＳインバー
タ回路の入力端子と電源電圧Ｖｃｃとの間には、上記停
止信号ＳＴＰを受けるＰチャンネルＭＯＳＦＥＴＱ４が
設けられる。上記ＣＭＯＳインバータ回路の入力端子と
出力端子は、外部端子ｐｔ。
ＥＴＱ２は、ＣＭＯＳインバータ回路を構成する。上記
ＣＭＯＳインバータ回路は、発振回路を構成する反転増
幅回路として動作する。このＣＭＯＳインバータ回路の
動作が選択的に行われるようにするため、上記Ｎチャン
ネルＭＯ５ＦＥＴＱ２のソースと回路の接地電位点との
間には、停止信号ＳＴＰを受けるＮチャンネル型のスイ
ッチＭＯＳＦＥＴＱ３が設けられる。ＣＭＯＳインバー
タ回路の入力端子と電源電圧Ｖｃｃとの間には、上記停
止信号ＳＴＰを受けるＰチャンネルＭＯＳＦＥＴＱ４が
設けられる。上記ＣＭＯＳインバータ回路の入力端子と
出力端子は、外部端子ｐｔ。
Ｐ２に結合される。特に制限されないが、上記ＣＭＯＳ
インバータ回路の入力と出力との間には、その増幅動作
点を設定するためのバイアス抵抗Ｒｆが設けられる。上
記外部端子Ｐ１とＰ２には、特に制限されないが、図示
しない水晶振動子とキャパシタとからなる外部回路網が
設けられ、上記ＣＭＯＳインバータ回路とともに発振回
路を構成する。
インバータ回路の入力と出力との間には、その増幅動作
点を設定するためのバイアス抵抗Ｒｆが設けられる。上
記外部端子Ｐ１とＰ２には、特に制限されないが、図示
しない水晶振動子とキャパシタとからなる外部回路網が
設けられ、上記ＣＭＯＳインバータ回路とともに発振回
路を構成する。
上記ＣＭＯＳインバータ回路の出力信号は、上記停止信
号ＳＴＰにより制御されるナンド（ＮＡＮＤ）ゲート回
路Ｇｌを通して、図示しないクロック発生回路ＣＰＧに
伝えられる。
号ＳＴＰにより制御されるナンド（ＮＡＮＤ）ゲート回
路Ｇｌを通して、図示しないクロック発生回路ＣＰＧに
伝えられる。
停止信号ＳＴＰがハイレベル（論理“１″）のとき、Ｃ
ＭＯＳインバータ回路は動作状態にされる。すなわち、
上記停止信号ＳＴＰのハイレベルによりＮチャンネルＭ
ＯＳＦＥＴＱ３がオン状態に、ＰチャンネルＭＯ５ＦＥ
ＴＱ４がオフ状態にされるため、上記ＣＭＯＳインバー
タ回路は動作状態にされ、バイアス抵抗Ｒｆと外部回路
網により設定される発振周波数による発振動作を行う。
ＭＯＳインバータ回路は動作状態にされる。すなわち、
上記停止信号ＳＴＰのハイレベルによりＮチャンネルＭ
ＯＳＦＥＴＱ３がオン状態に、ＰチャンネルＭＯ５ＦＥ
ＴＱ４がオフ状態にされるため、上記ＣＭＯＳインバー
タ回路は動作状態にされ、バイアス抵抗Ｒｆと外部回路
網により設定される発振周波数による発振動作を行う。
このとき、上記停止信号ＳＴＰのハイレベルによって、
ナントゲート回路Ｇｌは、その発振パルスを波形成形し
て、クロック発生回路ＣＰＧに伝えるものである。上記
増幅動作において、ＰチャンネルＭＯＳＦＥＴＱＩに比
べて約１／２のサイズで同じようなコンダクタンスを持
つＮチャンネルＭＯＳＦＥＴＱ２．Ｑ３が直列形態にさ
れるため、ＣＭ ＯＳインバータ回路を構成するＰチャ
ンネルＭＯＳＦＥＴＱＩとＱ２は、はソ′同じサイズに
できる。これにより、所望の出力電流を得るためのＰチ
ャンネ／Ｉ／ＭＯ５ＦＥＴＱＩとＱ２のサイズは、前記
第３図に示した回路に比べて、大幅に小さくできる。こ
れに応じて、そのゲート容量値が小さくされる。したが
って、その高周波発振動作に必要とされる出力電流も小
さくできることの結果、発振動作状態における電流消費
量を小さくできる。
ナントゲート回路Ｇｌは、その発振パルスを波形成形し
て、クロック発生回路ＣＰＧに伝えるものである。上記
増幅動作において、ＰチャンネルＭＯＳＦＥＴＱＩに比
べて約１／２のサイズで同じようなコンダクタンスを持
つＮチャンネルＭＯＳＦＥＴＱ２．Ｑ３が直列形態にさ
れるため、ＣＭ ＯＳインバータ回路を構成するＰチャ
ンネルＭＯＳＦＥＴＱＩとＱ２は、はソ′同じサイズに
できる。これにより、所望の出力電流を得るためのＰチ
ャンネ／Ｉ／ＭＯ５ＦＥＴＱＩとＱ２のサイズは、前記
第３図に示した回路に比べて、大幅に小さくできる。こ
れに応じて、そのゲート容量値が小さくされる。したが
って、その高周波発振動作に必要とされる出力電流も小
さくできることの結果、発振動作状態における電流消費
量を小さくできる。
停止信号ＳＴＰがロウレベル（論理“Ｏ”）にされると
、ＮチャンネルＭＯＳＦＥＴＱ３がオフ状態に、Ｐチャ
ンネルＭＯＳＦＥＴＱ４がオン状態にされるため、ＣＭ
ＯＳインパーク回路は非動作状態にされる。すなわち、
ＰチャンネルＭＯＳＦＥＴＱ４のオン状態によりＣＭＯ
Ｓインバータ回路の入力がハイレベルにされるため、Ｐ
チャンネルＭＯ５ＦＥＴＱＩもオフ状態にされる。この
ため、ＣＭＯＳインバータ回路の出力はハイインピーダ
ンス状態にされる。この時の出力レベルは、上記入力信
号のハイレベルにより抵抗Ｒｆを通してハイレベルにチ
ャージアンプされる。したがって、抵抗Ｒｆは、微少な
チャージアップ電流した流さないため、停止状態におい
ても低消費電力化を図ることができる。なお、上記停止
信号ＳＴＰのロウレベルにより、ナントゲート回路Ｇｌ
の出力レベルは、ハイレベルに固定される。
、ＮチャンネルＭＯＳＦＥＴＱ３がオフ状態に、Ｐチャ
ンネルＭＯＳＦＥＴＱ４がオン状態にされるため、ＣＭ
ＯＳインパーク回路は非動作状態にされる。すなわち、
ＰチャンネルＭＯＳＦＥＴＱ４のオン状態によりＣＭＯ
Ｓインバータ回路の入力がハイレベルにされるため、Ｐ
チャンネルＭＯ５ＦＥＴＱＩもオフ状態にされる。この
ため、ＣＭＯＳインバータ回路の出力はハイインピーダ
ンス状態にされる。この時の出力レベルは、上記入力信
号のハイレベルにより抵抗Ｒｆを通してハイレベルにチ
ャージアンプされる。したがって、抵抗Ｒｆは、微少な
チャージアップ電流した流さないため、停止状態におい
ても低消費電力化を図ることができる。なお、上記停止
信号ＳＴＰのロウレベルにより、ナントゲート回路Ｇｌ
の出力レベルは、ハイレベルに固定される。
＋１） ＣＭ ＯＳインバータ回路を構成するＮチャン
ネルＭＯ３ＦＥＴ側に、停止信号で制御されるＮチャン
ネル型のスイッチＭＯ５ＦＥＴを介してその動作電圧を
供給するものであるので、比較的小さな素子サイズのＭ
ＯＳ Ｆ ＥＴにより所望の高周波発振信号を得るため
の出力電流を形成することができる。すなわち、小さな
素子サイズにより比較的大きなコンダクタンスを持つＮ
チャンネルＭＯ５ＦＥＴが直列形態にされているため、
（：、ＭＯＳインバータ回路を構成するＭＯＳＦＥＴの
サイズを比較的小さくできる。この結果、その人力容量
（ゲート容量）の容量値が小さくされるから、それに応
じて上記発振周波数信号を得るための出力電流を小さく
できる。これによって、低消費電力のもとて所望の発振
周波数信号を形成することができるという効果が得られ
る。
ネルＭＯ３ＦＥＴ側に、停止信号で制御されるＮチャン
ネル型のスイッチＭＯ５ＦＥＴを介してその動作電圧を
供給するものであるので、比較的小さな素子サイズのＭ
ＯＳ Ｆ ＥＴにより所望の高周波発振信号を得るため
の出力電流を形成することができる。すなわち、小さな
素子サイズにより比較的大きなコンダクタンスを持つＮ
チャンネルＭＯ５ＦＥＴが直列形態にされているため、
（：、ＭＯＳインバータ回路を構成するＭＯＳＦＥＴの
サイズを比較的小さくできる。この結果、その人力容量
（ゲート容量）の容量値が小さくされるから、それに応
じて上記発振周波数信号を得るための出力電流を小さく
できる。これによって、低消費電力のもとて所望の発振
周波数信号を形成することができるという効果が得られ
る。
＋２１ ＣＭ ＯＳインバータ回路の入力端子に、Ｐチ
ャンネルＭＯ３ＦＥＴに対応された電源電圧を供給する
ＰチャンネルＭＯＳ Ｆ ＥＴを設けて、動作停止状態
にＣＭＯＳインバータ回路を構成するＰチャンネルＭＯ
Ｓ Ｆ ＥＴ及び上記スイッチＭＯ３ＦＥＴをオフ状態
にして、ＣＭＯＳインバータ回路の出力をハイインピー
ダンス状態にさせることにより、バイアス抵抗を通して
直流電流が流れるのを防止できる。これにより、発振停
止状態においても低消費電力化を図ることができるとい
う効果が得られる。
ャンネルＭＯ３ＦＥＴに対応された電源電圧を供給する
ＰチャンネルＭＯＳ Ｆ ＥＴを設けて、動作停止状態
にＣＭＯＳインバータ回路を構成するＰチャンネルＭＯ
Ｓ Ｆ ＥＴ及び上記スイッチＭＯ３ＦＥＴをオフ状態
にして、ＣＭＯＳインバータ回路の出力をハイインピー
ダンス状態にさせることにより、バイアス抵抗を通して
直流電流が流れるのを防止できる。これにより、発振停
止状態においても低消費電力化を図ることができるとい
う効果が得られる。
（３）上記（１）により、反転増幅回路を構成するＭＯ
ＳＦＥＴのサイズが小さくできるから、高集積化を図る
ことができるという効果が得られる。
ＳＦＥＴのサイズが小さくできるから、高集積化を図る
ことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第２図の実施
例回路において、負の電源電圧を用いる場合、Ｐチャン
ネルＭＯＳＦＥＴＱ１とＱ４のソースは、回路の接地電
位に結合され、ＮチャンネルＭＯＳＦＥＴＱ３のソース
は、負の電源電圧端子に結合される。バイアス抵抗Ｒｒ
は、外付は抵抗素子により構成されてもよい、また、動
作停止信号は内部回路により形成され、その解除を割り
込み信号等外部端子から供給された信号により行うよう
にされてもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第２図の実施
例回路において、負の電源電圧を用いる場合、Ｐチャン
ネルＭＯＳＦＥＴＱ１とＱ４のソースは、回路の接地電
位に結合され、ＮチャンネルＭＯＳＦＥＴＱ３のソース
は、負の電源電圧端子に結合される。バイアス抵抗Ｒｒ
は、外付は抵抗素子により構成されてもよい、また、動
作停止信号は内部回路により形成され、その解除を割り
込み信号等外部端子から供給された信号により行うよう
にされてもよい。
Ｃ利用分野〕
この発明は、内部発振回路により形成された発振パルス
に基づいて、内部回路の動作に必要なりロック信号を形
成するとともに、その動作が選択的に停止される各種情
報処理機能を持つ半導体集積回路装置とに広く利用でき
る。
に基づいて、内部回路の動作に必要なりロック信号を形
成するとともに、その動作が選択的に停止される各種情
報処理機能を持つ半導体集積回路装置とに広く利用でき
る。
第１図は、この発明が通用された１チップマイクロコン
ピユータの一実施例を示すブロック図、第２図は、その
発振回路の一実施例を示す回路図、 第３図は、この発明に先立って考えられる発振回路の一
例を示す回路図である。
ピユータの一実施例を示すブロック図、第２図は、その
発振回路の一実施例を示す回路図、 第３図は、この発明に先立って考えられる発振回路の一
例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １、ＰチャンネルＭＯＳＦＥＴＱ１とＮチャンネルＭＯ
ＳＦＥＴＱ２から構成されるＣＭＯＳインバータ回路と
、上記ＮチャンネルＭＯＳＦＥＴＱ２とそれに対応され
た電圧端子との間に設けられ、発振停止信号を受けるＮ
チャンネルＭＯＳＦＥＴＱ３と、上記ＣＭＯＳインバー
タ回路の入力端子とＰチャンネルＭＯＳＦＥＴＱ１に対
応された電圧端子との間に設けられ、上記発振停止信号
を受けるＰチャンネルＭＯＳＦＥＴＱ４と、上記インバ
ータ回路の入力端子と出力端子とにそれぞれ結合され、
発振回路を構成する外部回路網が設けられる外部端子と
、上記ＣＭＯＳインバータ回路の出力と上記発振停止信
号を受ける論理ゲート回路とからなる発振回路を具備す
ることを特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置は１チップのマイクロコン
ピュータ機能を持つものであり、上記ゲート回路を通し
た発振出力は、その内部回路の動作に用いられるクロッ
ク信号を形成するたに利用されるものであることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158127A JPS6219958A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158127A JPS6219958A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6219958A true JPS6219958A (ja) | 1987-01-28 |
Family
ID=15664877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158127A Pending JPS6219958A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6219958A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0257634U (ja) * | 1988-10-19 | 1990-04-25 |
-
1985
- 1985-07-19 JP JP60158127A patent/JPS6219958A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0257634U (ja) * | 1988-10-19 | 1990-04-25 |
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