JPS62203236A - 命令プリフェッチ方法 - Google Patents
命令プリフェッチ方法Info
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- JPS62203236A JPS62203236A JP4582886A JP4582886A JPS62203236A JP S62203236 A JPS62203236 A JP S62203236A JP 4582886 A JP4582886 A JP 4582886A JP 4582886 A JP4582886 A JP 4582886A JP S62203236 A JPS62203236 A JP S62203236A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
主記憶装置（ＭＳ）と演算袋？ｆ（ＣＰＵ）との間に、
高速小容量のパンファストレージ（ＬＢＳ）と、中速大
容量のパンファストレージ（ＧＢＳ）とを持ち、更に、
命令先取り （プリフェッチ）ｍ構、及び命令バッファ
を持つパイプライン制御の計算機システムにおいて、分
岐命令直前の上記命令先取り （プリフェッチ）機構に
よる命令プリフェッチを、該分岐命令の分岐条件判定直
後にキャンセルする機構と、該キャンセル機構を制御す
る手段を設けることにより、該命令プリフェッチが有効
と判断された時には、該分岐命令直前のプリフェッチを
有効とするようにしたものである。
高速小容量のパンファストレージ（ＬＢＳ）と、中速大
容量のパンファストレージ（ＧＢＳ）とを持ち、更に、
命令先取り （プリフェッチ）ｍ構、及び命令バッファ
を持つパイプライン制御の計算機システムにおいて、分
岐命令直前の上記命令先取り （プリフェッチ）機構に
よる命令プリフェッチを、該分岐命令の分岐条件判定直
後にキャンセルする機構と、該キャンセル機構を制御す
る手段を設けることにより、該命令プリフェッチが有効
と判断された時には、該分岐命令直前のプリフェッチを
有効とするようにしたものである。
本発明は、パンファストレージ（１、ＢＳ、ＣＢＳ）を
有するパイプライン制御の計算機システムにおいて、分
岐命令処理時の命令プリフェッチ方式に関する。
有するパイプライン制御の計算機システムにおいて、分
岐命令処理時の命令プリフェッチ方式に関する。
従来から、計算機システムの処理速度を向上させる為に
、パイプライン制御方式をとり、命令のオーバラップ処
理により、実効的な性能を向上させる方法がよく知られ
ているが、該命令のオーバラップの多重度を上げると、
分岐命令実行時の上記パイプラインの乱れによる性能の
低下が問題となる。
、パイプライン制御方式をとり、命令のオーバラップ処
理により、実効的な性能を向上させる方法がよく知られ
ているが、該命令のオーバラップの多重度を上げると、
分岐命令実行時の上記パイプラインの乱れによる性能の
低下が問題となる。
そこで、該分岐命令実行時にも、このパイプラインの乱
れをできるだけ小さくする制御方式が要求される。
れをできるだけ小さくする制御方式が要求される。
又、計算機システムの処理速度を向上させる為に、演算
装置と主記憶装置０’Ｉｓ）との間に、パンファストレ
ージ（１，ＢＳ、ＣＢＳ）を持っている計算機システム
においては、該演算装置内にも複数段の命令バッファを
設け、プログラムの実行アドレス分布の局所性に着目し
た命令のプリフェッチが行われているが、プログラム内
の分岐命令の分岐先も、比較的近くのアドレスであるこ
とが多く、近年のメモリ素子の低価格化、大容量化によ
り、比較的ムーブイン単位の大きいバッファストレージ
（ＧＢＳ）の導入が容易になってきたことから、該分岐
命令直前の命令プリフェッチも好結果をもたらす場合が
多くなり、効果的な命令プリフェッチ方式％式％ 〔従来の技術と発明が解決しようとする問題点〕第４図
は従来の命令プリフェッチ動作を説明する図であって、
（ａ）は従来の命令プリフェッチ機構の一例を示し、（
ｂ）は該命令プリフェッチ動作をタイムチャートで示し
た図である。
装置と主記憶装置０’Ｉｓ）との間に、パンファストレ
ージ（１，ＢＳ、ＣＢＳ）を持っている計算機システム
においては、該演算装置内にも複数段の命令バッファを
設け、プログラムの実行アドレス分布の局所性に着目し
た命令のプリフェッチが行われているが、プログラム内
の分岐命令の分岐先も、比較的近くのアドレスであるこ
とが多く、近年のメモリ素子の低価格化、大容量化によ
り、比較的ムーブイン単位の大きいバッファストレージ
（ＧＢＳ）の導入が容易になってきたことから、該分岐
命令直前の命令プリフェッチも好結果をもたらす場合が
多くなり、効果的な命令プリフェッチ方式％式％ 〔従来の技術と発明が解決しようとする問題点〕第４図
は従来の命令プリフェッチ動作を説明する図であって、
（ａ）は従来の命令プリフェッチ機構の一例を示し、（
ｂ）は該命令プリフェッチ動作をタイムチャートで示し
た図である。
本図においては、バッファストレージを備えた計算機シ
ステムとして、高速小容量のバッファストレージ（以下
、ＬＢＳと云う）１１と、中速大容量のバッファストレ
ージ（以下、ＣＢＳと云う）１２の２階層のバッファス
トレージを備えた計算機システムを示している。
ステムとして、高速小容量のバッファストレージ（以下
、ＬＢＳと云う）１１と、中速大容量のバッファストレ
ージ（以下、ＣＢＳと云う）１２の２階層のバッファス
トレージを備えた計算機システムを示している。
先ず、演算装置（ＣＰＵ） ２の制御装置２０から命令
フェッチ要求２ａが送出されると、１．Ｂｓ ＩＪ御郡
部１１ａ起動され、上記ＬＢＳ １１内に当該命令を含
むブロック （例えば、３２バイト単位）が存在するか
どうかが検索され、該ブロックが存在すると即該命令が
読み出され、演算袋ｆｉ（ＣＰＵ） ２内の命令バッフ
ァ２１に格納され、該ブロックが存在しないときには、
ムーブイン要求が上位のＧＢＳ制御部１２ａに送出され
、該ＧＢＳ １２から当該ブロックがＬＢＳｌｌにムー
ブインされると共に、その先頭番地の当該命令が読み出
されて、上記命令バッファ２１に格納されるように動作
する。
フェッチ要求２ａが送出されると、１．Ｂｓ ＩＪ御郡
部１１ａ起動され、上記ＬＢＳ １１内に当該命令を含
むブロック （例えば、３２バイト単位）が存在するか
どうかが検索され、該ブロックが存在すると即該命令が
読み出され、演算袋ｆｉ（ＣＰＵ） ２内の命令バッフ
ァ２１に格納され、該ブロックが存在しないときには、
ムーブイン要求が上位のＧＢＳ制御部１２ａに送出され
、該ＧＢＳ １２から当該ブロックがＬＢＳｌｌにムー
ブインされると共に、その先頭番地の当該命令が読み出
されて、上記命令バッファ２１に格納されるように動作
する。
該ブロックがＧＢＳ １２にも存在しないときには、同
じようにして、主記憶装置（ＭＳ） １からムーブイン
される。
じようにして、主記憶装置（ＭＳ） １からムーブイン
される。
該命令バッファ２１に格納されている命令は順次読み出
され、命令デコーダ２１ａでデコードされ、特定の演算
を実行する。
され、命令デコーダ２１ａでデコードされ、特定の演算
を実行する。
パイプライン制御の計算機システムにおいては、（ｂ）
図の動作タイムチャートに示すごとく、一般に、各命令
は、 デコードサイクル（Ｄ） と、オペランドアドレス計
算サイクル（＾）と、命令実行サイクル（Ｅ）と。
図の動作タイムチャートに示すごとく、一般に、各命令
は、 デコードサイクル（Ｄ） と、オペランドアドレス計
算サイクル（＾）と、命令実行サイクル（Ｅ）と。
コンディションコードチェックサイクル（Ｃ） と。
汎用レジスタへの書き込みサイクル（Ｗ）からなり、図
示の如く、演算パイプラインにおいて、常に何れかの命
令の演算サイクル（Ｅ）を実行しているように、各命令
がオーバラップして処理されるように制御される。但し
、命令の種類によって、上記命令実行サイクル（Ｅ）が
複数サイクルとなることがある。
示の如く、演算パイプラインにおいて、常に何れかの命
令の演算サイクル（Ｅ）を実行しているように、各命令
がオーバラップして処理されるように制御される。但し
、命令の種類によって、上記命令実行サイクル（Ｅ）が
複数サイクルとなることがある。
この命令の実行サイクル（Ｅ）の直前のタイミング（例
えば、（ｂ）図の７２． Ｔ３）において、命令プリフ
ェッチ要求（ＰＦＲ口、ＩＩＭｓＩＰ） ２ｂが、上記
ＬＢＳ制御部１１ａに送出され、該実行中の命令の次の
命令に対するプリフェッチが行われ、上記命令バッファ
２１には、常に複数個の命令が格納され、効率良い上記
オーバラップ制御が行われるように機能する。
えば、（ｂ）図の７２． Ｔ３）において、命令プリフ
ェッチ要求（ＰＦＲ口、ＩＩＭｓＩＰ） ２ｂが、上記
ＬＢＳ制御部１１ａに送出され、該実行中の命令の次の
命令に対するプリフェッチが行われ、上記命令バッファ
２１には、常に複数個の命令が格納され、効率良い上記
オーバラップ制御が行われるように機能する。
該命令が分岐命令になると、Ｔ３のタイミングが分岐先
アドレス生成サイクル（ＳＡ）であり、次のＴ４のタイ
ミングが該分岐命令直前取りサイクル（ＲＭＳＩ）であ
るので、該Ｔ４タイミングの最初の実行サイクル（Ｅｌ
）において、分岐条件の判定が行い、分岐が決定すると
、同じサイクル（Ｔ４）において命令バッファ２１がク
リアされ、Ｔ５サイクルにおいて分岐先の命令が当該命
令バッファ２１に設定されデコードされる。
アドレス生成サイクル（ＳＡ）であり、次のＴ４のタイ
ミングが該分岐命令直前取りサイクル（ＲＭＳＩ）であ
るので、該Ｔ４タイミングの最初の実行サイクル（Ｅｌ
）において、分岐条件の判定が行い、分岐が決定すると
、同じサイクル（Ｔ４）において命令バッファ２１がク
リアされ、Ｔ５サイクルにおいて分岐先の命令が当該命
令バッファ２１に設定されデコードされる。
そして、従来方式においては、上記の命令プリフェッチ
２ｂは、当該分岐命令の分岐先の命令フェッチに悪影響
を及ぼすとして、該分岐命令のデコードサイクルで分岐
命令であることが認識された次のサイクル（Ｔ３）にお
いて、例えば、上記命令プリフェッチ動作の内の、命令
読み取りサイクル（ＲＭＳＩＰ）を抑止する（Ｘで示す
）等して一様に命令プリフェッチの抑止、或いはキャン
セルをしていた。
２ｂは、当該分岐命令の分岐先の命令フェッチに悪影響
を及ぼすとして、該分岐命令のデコードサイクルで分岐
命令であることが認識された次のサイクル（Ｔ３）にお
いて、例えば、上記命令プリフェッチ動作の内の、命令
読み取りサイクル（ＲＭＳＩＰ）を抑止する（Ｘで示す
）等して一様に命令プリフェッチの抑止、或いはキャン
セルをしていた。
従って、一般に、プログラム内の分岐命令の分岐先は比
較的近くのアドレスであることが多く、特に、中速大容
量のＧＢＳ １２を持っている計算機システムにおいて
は、該分岐命令直前の命令プリフェッチ２ｂにより、後
続の該分岐命令の分岐先の命令フェッチに対して、ＧＢ
Ｓ １２．ＬＢＳ １１への上記命令プリフェッチによ
るムーブインが先に実行されることにより好影響がある
場合でも、該命令プリフェッチを利用できないと云う問
題あった。
較的近くのアドレスであることが多く、特に、中速大容
量のＧＢＳ １２を持っている計算機システムにおいて
は、該分岐命令直前の命令プリフェッチ２ｂにより、後
続の該分岐命令の分岐先の命令フェッチに対して、ＧＢ
Ｓ １２．ＬＢＳ １１への上記命令プリフェッチによ
るムーブインが先に実行されることにより好影響がある
場合でも、該命令プリフェッチを利用できないと云う問
題あった。
本発明は上記従来の欠点に鑑み、分岐命令直前の命令プ
リフェッチは必ず実行し、該分岐命令の分岐条件判定直
後に、必要に応じてキャンセルする手段を提供すること
を目的とするものである。
リフェッチは必ず実行し、該分岐命令の分岐条件判定直
後に、必要に応じてキャンセルする手段を提供すること
を目的とするものである。
第１図は本発明の一実施例をブロック図で示した図であ
り、第２図は本発明の他の実施例をブロック図で示した
図である。
り、第２図は本発明の他の実施例をブロック図で示した
図である。
本発明においては、
（１）主記憶装置（ＭＳ） １と演算袋！（ＣＰＵ）
２との間に、高速小容量のバッファストレージ（１、Ｂ
Ｓ） １１と、中速大容量のバッファストレージ（ＧＢ
Ｓ） １２とを持ち、更に、命令先取り （プリフェッ
チ）機構２ｂ 、及び命令バッファ２１を持つパイプラ
イン制御の計算機システムにおいて、分岐命令直前の上
記命令先取り （プリフェッチ）機構２ｂによる命令プ
リフェッチを、該分岐命令の分岐条件判定直後にキャン
セルする機構２０を設けるように構成する。
２との間に、高速小容量のバッファストレージ（１、Ｂ
Ｓ） １１と、中速大容量のバッファストレージ（ＧＢ
Ｓ） １２とを持ち、更に、命令先取り （プリフェッ
チ）機構２ｂ 、及び命令バッファ２１を持つパイプラ
イン制御の計算機システムにおいて、分岐命令直前の上
記命令先取り （プリフェッチ）機構２ｂによる命令プ
リフェッチを、該分岐命令の分岐条件判定直後にキャン
セルする機構２０を設けるように構成する。
（２）上記分岐命令直前の上記命令先取り（プリフェッ
チ）機構２ｂによる命令プリフェッチを、該分岐命令の
分岐条件判定直後にキャンセルする機構２０を、プリフ
ェッチモード機構２２によって制御するように構成する
。
チ）機構２ｂによる命令プリフェッチを、該分岐命令の
分岐条件判定直後にキャンセルする機構２０を、プリフ
ェッチモード機構２２によって制御するように構成する
。
（３） 上記分岐命令直前の上記命令先取り （プリ
フェッチ）機構２ｂによる命令プリフェッチを、該分岐
命令の分岐条件判定直後にキャンセルする機構２０と、
上記命令プリフェッチアドレスが、分岐先アドレスと上
記バッファストレージ（ＬＢＳ）１１、或いはバッファ
ストレージ（ＧＢＳ） １２上で同じブロックに存在す
るか否かを判定する手段２３とを設け、同じブロック上
の場合には該命令プリフェッチを有効とし、同じブロッ
ク上に存在しないときには該命令プリフェッチをキャン
セルするように構成する。
フェッチ）機構２ｂによる命令プリフェッチを、該分岐
命令の分岐条件判定直後にキャンセルする機構２０と、
上記命令プリフェッチアドレスが、分岐先アドレスと上
記バッファストレージ（ＬＢＳ）１１、或いはバッファ
ストレージ（ＧＢＳ） １２上で同じブロックに存在す
るか否かを判定する手段２３とを設け、同じブロック上
の場合には該命令プリフェッチを有効とし、同じブロッ
ク上に存在しないときには該命令プリフェッチをキャン
セルするように構成する。
即ち、本発明によれば、主記憶装置 （ＭＳ）と演算装
置（ＣＰｔｌ）との間に、高速小容量のバッファストレ
ージ（ＬＢＳ）と、中速大容量のパンファストレージ（
ＧＢＳ）とを持ち、更に、命令先取り （プリフェッチ
）機構、及び命令バッファを持つパイプライン制御の計
算機システムにおいて、分岐命令直前の上記命令先取り
（プリフェッチ）機構による命令プリフェッチを、該
分岐命令の分岐条件判定直後にキャンセルする機構と、
該キャンセル機構を制御する手段を設けることにより、
該命令プリフェッチが有効と判断された時には、該分岐
命令直前のプリフェッチを有効とするようにしたもので
あるので、分岐先命令のＣＢＳ、或いはＬＢＳでのヒン
ト率を上げ、当該計算機システムの性能を向−卜させる
効果がある。
置（ＣＰｔｌ）との間に、高速小容量のバッファストレ
ージ（ＬＢＳ）と、中速大容量のパンファストレージ（
ＧＢＳ）とを持ち、更に、命令先取り （プリフェッチ
）機構、及び命令バッファを持つパイプライン制御の計
算機システムにおいて、分岐命令直前の上記命令先取り
（プリフェッチ）機構による命令プリフェッチを、該
分岐命令の分岐条件判定直後にキャンセルする機構と、
該キャンセル機構を制御する手段を設けることにより、
該命令プリフェッチが有効と判断された時には、該分岐
命令直前のプリフェッチを有効とするようにしたもので
あるので、分岐先命令のＣＢＳ、或いはＬＢＳでのヒン
ト率を上げ、当該計算機システムの性能を向−卜させる
効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明の一実施例をブロック図で示した
図であり、第２図が本発明の他の実施例をブロック図で
示した図であり、第３図は本発明による命令プリフェッ
チの動作をタイムチャートで示した図であり、第１図、
第２図における命令プリフェッチキャンセル機構２０と
、該プリフェッチキャンセル機構２０を制御する為の、
第１図にＩ おけるプリフェッチモード機構２２と、第２図における
アドレス判定回路２３．及び関連機構が本発明を実施す
るのに必要な機能ブロックである。尚、全図を通して同
じ符号は同じ対象物を示している。
図であり、第２図が本発明の他の実施例をブロック図で
示した図であり、第３図は本発明による命令プリフェッ
チの動作をタイムチャートで示した図であり、第１図、
第２図における命令プリフェッチキャンセル機構２０と
、該プリフェッチキャンセル機構２０を制御する為の、
第１図にＩ おけるプリフェッチモード機構２２と、第２図における
アドレス判定回路２３．及び関連機構が本発明を実施す
るのに必要な機能ブロックである。尚、全図を通して同
じ符号は同じ対象物を示している。
本発明を実施しても、ＬＢＳ ＩＬ ＧＩＩＳ １２．
及び主記憶装置（ＭＳ） １に対する命令フェッチ動作
、及び命令プリフェッチに伴うムーブイン動作は特に変
わることはないので省略し、ここでは、上記命令プリフ
ェッチキャンセル機構２ｃに対する制御機構を中心にし
て、本発明による命令プリフェッチ方式を第３図のタイ
ムチャートを参照しながら第１図、第２図によって説明
する。
及び主記憶装置（ＭＳ） １に対する命令フェッチ動作
、及び命令プリフェッチに伴うムーブイン動作は特に変
わることはないので省略し、ここでは、上記命令プリフ
ェッチキャンセル機構２ｃに対する制御機構を中心にし
て、本発明による命令プリフェッチ方式を第３図のタイ
ムチャートを参照しながら第１図、第２図によって説明
する。
先ず１本発明においては、分岐命令直前の命令プリフェ
ッチ（要求） ２ｂを必ず実行し、該命令プリフェッチ
動作によるムーブイン動作をプリフェッチモード機構２
２．或いは判定回路２３によって有効としたり、或いは
キャンセルするように制御する所に特徴がある。
ッチ（要求） ２ｂを必ず実行し、該命令プリフェッチ
動作によるムーブイン動作をプリフェッチモード機構２
２．或いは判定回路２３によって有効としたり、或いは
キャンセルするように制御する所に特徴がある。
第１図の実施例においては、プログラムの実行に先立っ
て、或いは分岐命令の前に特定の命令手段により、プリ
フェッチモード機構２２にプリフェッチモードを設定す
る。
て、或いは分岐命令の前に特定の命令手段により、プリ
フェッチモード機構２２にプリフェッチモードを設定す
る。
該設定されたプリフェッチモードが、命令プリフェッチ
をキャンセルするモードになっていると、第３図のタイ
ムチャートで示したブリフェノチキャンセＪレタイミン
グ（ＰＦ ＣＡＮＣＥＬ） （Ｔ５． Ｔ６）において
、上記命令プリフェッチキャンセル機構２０を付勢する
ことにより、該命令プリフェッチに伴うムーブイン動作
を抑止するように機能し、結果的には従来と同じ命令プ
リフェッチ動作を実現することができる。
をキャンセルするモードになっていると、第３図のタイ
ムチャートで示したブリフェノチキャンセＪレタイミン
グ（ＰＦ ＣＡＮＣＥＬ） （Ｔ５． Ｔ６）において
、上記命令プリフェッチキャンセル機構２０を付勢する
ことにより、該命令プリフェッチに伴うムーブイン動作
を抑止するように機能し、結果的には従来と同じ命令プ
リフェッチ動作を実現することができる。
若し、該設定されたプリフェッチモ〜ドが、命令プリフ
ェッチを有効とするモードになっていると、上記命令プ
リフェッチキャンセル機構２０は付勢されることがない
ので、当該分岐命令直前の命令プリフェッチは有効とな
り、該分岐命令の分岐先命令に対するヒツト率を向上さ
せることができる。
ェッチを有効とするモードになっていると、上記命令プ
リフェッチキャンセル機構２０は付勢されることがない
ので、当該分岐命令直前の命令プリフェッチは有効とな
り、該分岐命令の分岐先命令に対するヒツト率を向上さ
せることができる。
第２図６実施例においては、該分岐命令直前の命令プリ
フェッチアドレスと１分岐先の命令アトレス （ターゲ
ットフェッチアドレス）とを比較する判定回路２３が設
けられており、両者がＧＢＳ １２゜或いはＬＢＳ １
１上で同じブロック（６４バイト／１２８バイト／２５
６バイト、又は３２バイト）に属することが、Ｔ４のタ
イミングで判定された場合には、上記命令プリフェッチ
キャンセル機構２０に対する付勢を抑止することにより
、該分岐命令直前の命令プリフェッチを有効とし、同じ
ブロックでないことが判定された場合には、ＧＢＳ １
２．或いはＬＢＳｌｌへのムーブイン直前に該命令プリ
フェッチ動作をキャンセルするように制御する。
フェッチアドレスと１分岐先の命令アトレス （ターゲ
ットフェッチアドレス）とを比較する判定回路２３が設
けられており、両者がＧＢＳ １２゜或いはＬＢＳ １
１上で同じブロック（６４バイト／１２８バイト／２５
６バイト、又は３２バイト）に属することが、Ｔ４のタ
イミングで判定された場合には、上記命令プリフェッチ
キャンセル機構２０に対する付勢を抑止することにより
、該分岐命令直前の命令プリフェッチを有効とし、同じ
ブロックでないことが判定された場合には、ＧＢＳ １
２．或いはＬＢＳｌｌへのムーブイン直前に該命令プリ
フェッチ動作をキャンセルするように制御する。
このように制御することにより、分岐命令直前の命令プ
リフェッチアドレスと３分岐先命令アドレス （ターゲ
ットフェッチアドレス）とが、例えば、ＧＢＳ １２上
で同じブロックに属する場合には、該分岐先命令フェッ
チ要求（ＳＡ）以前に、ＧＩＩＳ １２への命令プリフ
ェッチ動作（ＰＰＰ（１）を開始することができ、結果
的には分−先命令のＧＢＳ １２上でのヒツト率を向上
させることができる。
リフェッチアドレスと３分岐先命令アドレス （ターゲ
ットフェッチアドレス）とが、例えば、ＧＢＳ １２上
で同じブロックに属する場合には、該分岐先命令フェッ
チ要求（ＳＡ）以前に、ＧＩＩＳ １２への命令プリフ
ェッチ動作（ＰＰＰ（１）を開始することができ、結果
的には分−先命令のＧＢＳ １２上でのヒツト率を向上
させることができる。
このように、本発明は、分岐命令実行直前の命令プリフ
ェッチを必ず実行しておき、該命令プリフェッチに伴う
ＣＢＳ、或いはＬＢＳへのムーブイン動作を必要により
抑止して、該命令プリフェッチをキャンセルする制御機
構を設けて、該命令プリフェッチに対する有効、無効を
任意に制御できるようにした所に特徴がある。
ェッチを必ず実行しておき、該命令プリフェッチに伴う
ＣＢＳ、或いはＬＢＳへのムーブイン動作を必要により
抑止して、該命令プリフェッチをキャンセルする制御機
構を設けて、該命令プリフェッチに対する有効、無効を
任意に制御できるようにした所に特徴がある。
以上、詳細に説明したように、本発明の命令プリフェッ
チ方式は、主記憶装置（ＭＳ）と演算装置（ＣＰＩ）と
の間に、高速小容量のバッファストレージ（ＬＢＳ）と
、中速大容量のバッファストレージ（ＧＢＳ）とを持ち
、更に、命令先取り （プリフェッチ＞ｍ構、及び命令
バッファを持つパイプライン制御の計算機システムにお
いて、分岐命令直前の上記命令先取り （プリフェッチ
）機構による命令プリフェッチを、該分岐命令の分岐条
件判定直後にキャンセルする機構と、該キャンセル機構
を制御する手段を設けることにより、該命令プリフェッ
チが有効と判断された時には、該分岐命令向前のプリフ
ェッチを有効とするようにしたものであるので、分岐先
命令のＧＢＳ、或いは１．Ｉｔｓでのヒツト率を上げ、
当該計算機システムの性能を向上させる効果がある。
チ方式は、主記憶装置（ＭＳ）と演算装置（ＣＰＩ）と
の間に、高速小容量のバッファストレージ（ＬＢＳ）と
、中速大容量のバッファストレージ（ＧＢＳ）とを持ち
、更に、命令先取り （プリフェッチ＞ｍ構、及び命令
バッファを持つパイプライン制御の計算機システムにお
いて、分岐命令直前の上記命令先取り （プリフェッチ
）機構による命令プリフェッチを、該分岐命令の分岐条
件判定直後にキャンセルする機構と、該キャンセル機構
を制御する手段を設けることにより、該命令プリフェッ
チが有効と判断された時には、該分岐命令向前のプリフ
ェッチを有効とするようにしたものであるので、分岐先
命令のＧＢＳ、或いは１．Ｉｔｓでのヒツト率を上げ、
当該計算機システムの性能を向上させる効果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は本発明の他の実施例をブロック図で示した図。
第３図は本発明による命令プリフェッチ動作をタイムチ
ャートで示した図。 第４図は従来の命令プリフェッチ動作を説明する図。 である。 図面において、 １は主記憶装置（ＭＳ）。 １１はパンファストレージ（ＬＢＳ） 。 １２はバッファストレージ（ＧＢＳ） 。 １１ａはＬＢＳ制御部、１２ａはＣＢＳ制御部。 ２は演算装置（ＣＰＬＩ）、 ２０は制御装置。 ２ａは命令フェッチ機構。 ２ｂは命令プリフェッチ機構、又は要求（ＰＰＲＱ、Ｒ
ＭＳＩＰ）。 ２ｃは命令プリフェッチキャンセル機構。 ２１は命令バ・７フア。 ２２はプリフェッチモード機構。 ２３は判定回路。 をそれぞれ示す。
ャートで示した図。 第４図は従来の命令プリフェッチ動作を説明する図。 である。 図面において、 １は主記憶装置（ＭＳ）。 １１はパンファストレージ（ＬＢＳ） 。 １２はバッファストレージ（ＧＢＳ） 。 １１ａはＬＢＳ制御部、１２ａはＣＢＳ制御部。 ２は演算装置（ＣＰＬＩ）、 ２０は制御装置。 ２ａは命令フェッチ機構。 ２ｂは命令プリフェッチ機構、又は要求（ＰＰＲＱ、Ｒ
ＭＳＩＰ）。 ２ｃは命令プリフェッチキャンセル機構。 ２１は命令バ・７フア。 ２２はプリフェッチモード機構。 ２３は判定回路。 をそれぞれ示す。
Claims (3)
- （１）主記憶装置（ＭＳ）（１）と演算装置（ＣＰＵ）
（２）との間に、高速小容量のバッファストレージ（Ｌ
ＢＳ）（１１）と、中速大容量のバッファストレージ（
ＧＢＳ）（１２）とを持ち、 更に、命令先取り（プリフェッチ）機構（２ｂ）、及び
命令バッファ（２１）を持つパイプライン制御の計算機
システムにおいて、 分岐命令直前の上記命令先取り（プリフェッチ）機構（
２ｂ）による命令プリフェッチを、該分岐命令の分岐条
件判定直後にキャンセルする機構（２ｃ）を設けたこと
を特徴とする命令プリフェッチ方式。 - （２）上記分岐命令直前の上記命令先取り（プリフェッ
チ）機構（２ｂ）による命令プリフェッチを、該分岐命
令の分岐条件判定直後にキャンセルする機構（２ｃ）を
、プリフェッチモード機構（２２）によって制御するこ
とを特徴とする特許請求の範囲第１項に記載の命令プリ
フェッチ方式。 - （３）上記分岐命令直前の上記命令先取り（プリフェッ
チ）機構（２ｂ）による命令プリフェッチを、該分岐命
令の分岐条件判定直後にキャンセルする機構（２ｃ）と
、上記命令プリフェッチアドレスが、分岐先アドレスと
上記バッファストレージ（ＬＢＳ）（１１）、或いはバ
ッファストレージ（ＧＢＳ）（１２）上で同じブロック
に存在するか否かを判定する手段（２３）とを設け、 同じブロック上の場合には該命令プリフェッチを有効と
し、同じブロック上に存在しないときには該命令プリフ
ェッチをキャンセルすることを特徴とする特許請求の範
囲第１項に記載の命令プリフェッチ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4582886A JPS62203236A (ja) | 1986-03-03 | 1986-03-03 | 命令プリフェッチ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4582886A JPS62203236A (ja) | 1986-03-03 | 1986-03-03 | 命令プリフェッチ方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13868692A Division JPH0713811B2 (ja) | 1992-05-29 | 1992-05-29 | 命令プリフェッチ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62203236A true JPS62203236A (ja) | 1987-09-07 |
| JPH0471217B2 JPH0471217B2 (ja) | 1992-11-13 |
Family
ID=12730096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4582886A Granted JPS62203236A (ja) | 1986-03-03 | 1986-03-03 | 命令プリフェッチ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62203236A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936856A (ja) * | 1982-08-26 | 1984-02-29 | Toshiba Corp | 条件付分岐命令処理方式 |
-
1986
- 1986-03-03 JP JP4582886A patent/JPS62203236A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936856A (ja) * | 1982-08-26 | 1984-02-29 | Toshiba Corp | 条件付分岐命令処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471217B2 (ja) | 1992-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |