JPS62203426A - デイジタル圧伸回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一般にディジタル信号伝送、特にディンタル音
声信号圧伸用回路に関する。

従来の技術とその問題点 今日、通信システムは、しばしば、ゲイン制御等のため
にパルス符号変ｇ（＋’ＣＭ）されたディジタル信号を
演算処理することが要求されている。

ＰＣＭ信号は音声信号の圧縮された表現である８ビット
浮動少数点の典型的な形態をとっている。

信号において直接演算操作をするために、ＰＣＭ信号は
まず１３らしくはｌ１１ビットの線形の表現に伸長され
なければならない。同様に、線形ディジタル音声信号は
通信システムを通して伝送する館に、対数ＰＣＭ表現に
圧縮される必要がある。

ディジタル信号を圧伸するための従来の技術は、圧縮さ
れたＰＣＭ信号を線形信号に、およびその逆に変換する
ためのシリアル回路を典型的に組み入れている。シリア
ル技術は、変換過程の制御用に曳合タイミング回路を典
型的に用いている。また、シリアルビットが並列形態に
おいてパイプラインで送られろ代わりに個々に操作らし
くは処理されるので、変換過程は実行のためにかなりな
時間を必要とする。

発明が解決すべき問題点 本発明によれば、単一の安価な回路によってディンタル
信号が圧縮もしくは伸長（圧伸）される。Ａ−法則およ
びμ−法則ＰＣＭプロトコルに適応する回路は完全にス
タティックであり、成功した実施例ではＣＭＯ９に組み
込まれている。

ＣＣＩＴＴ推奨Ｇ１７２．Ｇ７１１，０７１２μおよび
Ｇ７３２Ａに適合するＩ）ＣＭ信号は、サインビットを
各々含む８ビットワード、エクスポーネント部（ｅｘｐ
ｏｎｅｎｔ　　ｐｏｒｔｉｏｎＸ弦）および４ビットの
マンティッサ部（ｍａｎｔｔｓｓａ　　ｐｏｒｔｉｏｎ
Ｘステップ）からなる。

本発明によれば、ＰＣＭワードをサインビット、弦４６
よびステップビットの３成分に分離し、また分離された
成分をＰＣＭワードの線形に示された量的表現に伸長す
る回路を備えている。伸長中、ステップビットは弦ビッ
トの大きさに比例して幾らかの位置たけ左へ移行され、
またステップビットは高レベル論理信号により囲まれる
からしくは詰め（ｐａｄｄｅｄ）られる。

圧縮の過程中、圧縮されるべき線形信号の順序は線形信
号の最大有効ｎｏｎ−ＺＱｒＯビットの位置を検出する
手段、およびステップビットの表現として前述の最大有
効ビットの左に隣接した４ビットを選定する手段、そし
て一方では最大有効ｎｏｎ　−ｚｅｒ。

ビットの順序を対応する一対の３弦ビットに書き直す手
段により確認される。

４ビットバレルシフターは前述の変換を実行するために
優先している実施例に従って使用され得る。バレルシフ
ターは先に決定された数のビットをａする入力ディジタ
ルワードを入力ワードのシフトされた表現の形態で別の
ディジタルなワードに変えるための回路としてよく知ら
れている。多くのバレルシフターの形態は、あるワード
を非常に多数のビットを有するワードに伸長するシフタ
ーや、残された各ビットを左へ一位置シフトする一方、
ディジタルワードの最大有効ビットを出力ワードの最小
有効ビット位置へシフトするラップラウンド（ｗｒａｐ
　−ａｒｏｕｎｄ）シフトを含めて公知である。このよ
うな公知の形状は、たとえばＣａｒｖｅｒ及びＭ　ｅａ
ｄ著の’　Ｉ　ｎｔｒｏｄｕｃｔｉｏｎ　　ｔｏ　　Ｖ
　Ｌ　Ｓ　ＩＳ　ｙｓｔｅｍｓ”　（１９８０）、　　
Ａｄｄｉｓｏｎ　　ＷｅｓｌｅｙＰｕｂｌｉｓｈｉｎｇ
　Ｃｏｍｐａｎｙ、　　１　ｎｃ、、　ｐ１５７−１６
３．に述べられている。

バレルシフターの有利な特性はその双方向性および並列
処理形態にある。バレルシフターは並列処理を経てＰＣ
Ｍワードの伸長と同様に線形信号の圧縮に用いられ、そ
の結果一連の圧伸回路に比較して、高速で低コストの回
路が高価で低速である先行技術の欠点を補っている。

成功した原型に従って、６ビットバレルシフターは４ス
テップビットをシフトし、論理高レベル信号を伴うステ
ップビットを包囲するかあるいは詰められ（ｐａｄｄｉ
ｎｇ）るのに用いられている。

問題点を解決する手段 本発明は第１および第２のディジタル信号バスによって
運ばれたディジタル信号を圧伸するための回路において
、 （ａ）上記第１のディジタル信号バスにある圧縮ディジ
タル信号の第１の複数のビットを解読するとともに、そ
れに応答して第１制御信号を発生するための手段、 （ｂ）上記第２のディジタル信号バスにある線形ディジ
タル信号の第１の複数のビットを符号化するとともに、
それに応答して第２の制御信号を発生するための手段、 （ｃ）第１らしくは第２制御信号のいずれか１つを受け
取り、それに応答して、」二足圧縮信号の複数のビット
を所定の位置だけ左へ、らしくは上記線形信号の複数の
ビットを所定の位置だけ右へのいずれか１つをシフトす
るための受け取り手段、（ｄ）上記圧縮信号の線形表現
の形態をなす上記第２信号バスに、圧縮信号の上記シフ
トされたビットを印加するだめの手段、 （ｅ）上記符号化されたビットと線形信号のシフトされ
たビットを結合するとともに、上記線形信号の圧縮表現
の形態をなす上記第１信号バスに」二足結合された信号
を印加オろための手段を備えたことを特徴とする。

実施例 以下図面を伴う詳細な説明によってより理解できる。

第１図において、バレルシフターはアレイＩの形態で並
列１’ＣＭバス２からＰＣＭワードのＡ。

Ｂ、ＣおよびＤで示された４つのステップビットを受け
取り、そのステップビットを１２もしくは１３ビット線
形ワードのいずれか一方（入力ＰＣＭワードが八−法則
符号化であるかμ−法則符号化であるかによる）の形態
にシフトする。

並列ＰＣＭバス２に現れるＰＣＭワードのサインビット
は、並列線形バス３に直接印加される。

ＰＣＭバス２から受け取られた弦ビットはデコーダ・ｔ
に印加され、それに反応してデコーダ４はマルチプレク
サ回路５に印加するための８つの出力の内の１つに制御
信号を発生ずる。それに応答して、マルチプレクサ回路
５はアレイｌに印加するためにその８つの出力端子の予
め定められた１つにイネーブル信号を発生し、それによ
って、第２図において以下により詳細に述べるように、
４つのステップヒントをＴめ定められた数の位置だけ左
へシフトされる。

マイクロプロセッサ（図示Ｕ゛ず）のような外部コント
ローラはアレイｌ、マルヂブレクザ回路５およびオフセ
ット加算器／減算器６に印加するために、一対の制御信
号ＤＩＲＮおよびＡ／μ−法１川を発生する。ＤＩＲＮ
信号の値はＰＣＭ−線形ワード伸長器らしくは線形−Ｐ
ＣＭワード圧縮器のいずれか一方であるように圧伸回路
の作用を指定している。Ａ／μ−法則制御信号は、八−
法則もしくはμ−法則の符号化ＰＣＭワードのいずれか
一方を圧伸するための本発明回路の作用を選択する（た
とえば、以下により詳細に述べる、オフセット加算器／
減算器回路６を経て、３３のオフセット値は伸長の間減
算され、またμ−法則の圧縮の間加算されねばならない
。） 伸長期間には４ステップビットが上述した予め定められ
た数の位置だけ左へシフトされ、さらに、オフセット加
算器／減算器回路６へ印加するためにアレイＩの複数の
双方向性端子に現れる。アレイｌの内部回路は、４ステ
ップビットを運ぶ端子にすぐに隣接した端子に一対の論
理高レベル信号を発生する。アレイ！は線形ワードの残
りのビットを論理低レベルにする。

ディジタル通信技術において当業者に公知のごとく、μ
−法則符号化ＰＣＭワードからその線形表現に変換する
ためには、線形変換曲線に対するμ−法則のゼロ交差点
においてｍｉｄ　−ｒｉｓｅｌｌ’ｉ子化ステップ用に
半ステツプの構成ｈｌｉ正の減算に対応して、３３のオ
フセット値は伸長された線形ディジタルワードから減算
されろことが要求されている。このオフセット値は圧縮
の間（たとえばＩ）　０Ｍワードを符号化する間）、線
形ディジタルワードに加えられる。

したがって、アレイ１の双方向性端子に現れるシフトさ
れたビットはオフセット加算器／減算器回路６に印加さ
れ、３３のオフセット値はそれから減算される。次の過
程、たとえば、本発明の要部ではない加算ディジタル信
号回路によるゲインスケール制御等のために、和信号は
並列線形バス３に印加される。

Ａ−法則符号化ＰＣＭワードが伸長される場合には、外
部プロセッサはオフセット加算器／減算器６に印加する
ために論理高レベルＡ／μ−法則信号を発生し、これに
応答して、加算器／減算器６はアレイＩの双方向性端子
に現れているシフトされたビットに対して透過性Ｑｒａ
ｎｓｐａｒｅｎｔ）になる。

圧縮中、並列線形バス３に現れた線形ワードはオフセッ
ト加算器／減算器６に印加され、μ−法則符号化圧縮の
結果、前述した３３のオフセット値がそれに加算される
。線形ワードに最大有効ピッドは、その最大有効ｎｏｎ
−ｚｅｒｏビットを検出するために主要な１つの検出回
路７に印加される。先頭検出回路７の８つの出力はマル
チプレクサ５の８つの各入力および８対３ビット符号化
回路８の８つの各人力に接続される。検出回路７は線形
ワー、ドの最大有効ｎｏｎ−ＺＱｒＯビットの位置を示
す制御信号を発生ずる。

外部コントローラはオフセット加算器／減ｒ１？３６、
アレイ！およびマルチプレクサ５に印加するための論理
低レベルＤＩＲＮ制御信号を発生する。

これに応答して、マルチプレクサ９は先頭検出回路７か
ら制御信号を受け取り、以下に第２図にてにり詳細に述
べろように、マルチプレクサ９は検出された最大有効ビ
ットに隣接した最少有効４ビットがアレイ１を通ってシ
フトし抽出され、ＰＣＭバス２に印加されるようにアレ
イＩの予め定められた素子をイネーブルにする。

また、先頭検出器７からの制御信号は、並列ＰＣＭバス
２に印加するための３弦ビットを発生ずるように、回路
８において符号化される。並列線形バス３からのザイン
ビットは、上述のように、並列ＰＣＭバス２に線形印加
される。

上述したアレイｌに印加されたディジタル信号のバレル
シフトは次の第１表および第２表に示す。

第１表（八−法則） 第２表（μ−法則） Ｘ＝圧圧縮時間線し　　Ｏ＝伸長時間係なし第１表およ
び第２表から解るように八−法則圧縮ワードは１２ビッ
ト線形ワードに伸長され、一方、μ−法則圧縮ワードは
１３ビット線形ワードに伸長される。１２もしくは１３
ビットＰＣＭ−線形変換をアレイＩに適応するようにす
る回路は以下に第５図でより詳細に述べる。゛ 本発明をより解りやすくするために、ＰＣＭバス２で運
ばれた、１０１０１０１０の値をもつ入力μ−法則ワー
ドの伸長例について考察する。論理高レベルザインビッ
トは並列ＰＣＭバス２から並列線形バス３に直接印加さ
れ、３ビット弦信号０１０はデコーダ回路４に印加され
、そして、４ビットステップ部分１０１０はアレイ１に
印加される。

第２表によると、アレイｌからの１３ビット線形ワード
出力は０００００１１０１０１００の形態であることが
解る。、べβ線形もしくは０００００１０１１００１１
形態の偏った線形ディジタルワードが、利得変換やディ
ジタルろ過等のごとく、さらに進んだ２進数処理のため
に線形バス３に印加されるように、この１３ビットベヘ
線形信号はオフセット加′ｎ：器／減算器６に印加され
、その３３の値、（１００００１進数）を減算する。

次に、たとえば並列線形バス３によって運ばれたｔｏ（
１１１０１０１０１１０形態の線形ワードの八−法則圧
縮について考察する。最大有効論理高レベルザインビッ
トは並列線形バス３から並列ＰＣＭバス２へ線形印加さ
れる。先頭検出器７は第３の有効位置（ザインビットを
含まない）にある、線形ワードの最大育効高レベルビッ
トを検出する。従って、先頭検出回路７はマルチプレク
サ５および符号化回路８に印加するために００１０００
００形聾の８ビット制御信号を検出する。これに応答し
て、符号化回路８は次の３弦ビット、１０１を発生する
。そしてマルチプレクサ５は、先頭の１つのビットに隣
接した４つの最少有効ビット（たとえばビット　１０１
０）がアレイｌを通してシフトされ、並列Ｐ　、ＣＭバ
ス２に印加されるようにするべく、制御信号を発生ずる
。従って、Ａ−法則ＰＣＭワードを圧縮した出力は１１
０１１０１０形態のＰＣＭバス３に印加される。

第２図においては、１１−１６．２ｌ−２Ｇ、３１−３
６．４１−４６．５１−５　（ｉ、６１−６６．７　　
”’１−７６および８ｌ−８Ｇで表示された、複数の伝
送ゲート素子から成る、アレイＩの構造が詳細に示され
ている。アレイ１はそれぞれ６つの伝送ゲート素子から
成る８つの列で構成されている。

各列は、マルチプレクサ５の予め定められた出力にそれ
ぞれ接続されている、対応イネーブル線１７．２７，３
７，４７，５７，６７．７７．８７に各々接続されてい
る。付加イネーブル線１８．２８．３８．４８，５８．
６８．７８および８８は、それぞれのインバータ１９，
２９，３９．／Ｉ　９，５９，６９．７９および８９を
経て、伝送ゲート素子の対応する１つの列およびイネー
ブル線１７，２７，３７，４７．５７，６７．７７およ
び７８に接続されている。

伝送ゲート素子の個々のも＋４造および作用は以下に第
４図にてより詳細に述べる。

外部コントローラによって発生した前述の制御信号ＤＩ
ＲＮは、トランジスタ９１−１０４のゲート人力および
マルチプレクサ５のＤＩＲ制御人力に印加される。トラ
ンジスタ９１−９７の電源端子は素子＋１−ＩＧの双方
向性のポートに接続されている。トランジスタ９８−１
０４の電源端子は素子２　Ｇ、３６．４６，５　ｔ３，
６６．７　Ｇおよび８Ｇの対角ポートにそれぞれ接続さ
れている。トランジスタ９１−１０４のドレイン端子は
すべて接地されている。

デコーダ４は公知の典型的な３−８ビットデコーダで、
エンコーダ８は公知の典型的な８−３．ビットエンコー
ダである。マルチプレクサ５は、アレイｌ（第１図参照
）を制御するだめのデコーダ４から出ている制御線＋１
０−１１７を選択し、反応して、外部プロセッサからそ
のＤｔＲターミナルにおいて論理高レベルＤＩｆｌＮ信
号を受け取り、その結果１）０Ｍワードの伸長がなされ
る。同様にマルチプレクサ５は線形ワードの圧縮をなず
ようアレイ１を制御するために、制御線１２０−１２７
を選択し、これに応答して、ＤＩＲ端子において論理低
レベルＤＩＲＮ信号を受け取る。

１）ＩｒｔＮ制御信号はまた、インバータ１０５を経て
、伝送ゲート１０６のディスエーブル入力に接続されて
いる。ゲート１０６の１つの端子は論理高レベル電圧電
源に接続されており、残りの端子は伝送ゲート素子１１
に接続されている。

マルチプレクサ５の出力し２は、伸長された八−法則信
号（表１参照）において、“Ａ”ステップビットに隣接
した最大有効ビットを論理高レベルか論理低レベルのど
ららか一方にさせるために伝送ゲート素子１６に接続し
ている。特に、弦ビットを有しているＡ−法則ＰＣＭワ
ードの伸長の場合、次のようになる；ｏ　ＯＯ，ＬＺ＝
０，６ｔ、＜はＬＺ＝ｉ。

動作中、第１図において、上述したように、マルチプレ
クサ５はデコーダ４らしくは先頭検出器７のどちらか１
つから制御信号を受け取ったときイネーブル線１７，２
７，３７，４７，５７．Ｇ　７，７７．８７の１つに高
イネーブル信号を発生ずる。

伝送ゲート素子のいずれかの列のイネーブル線（たとえ
ば、イネーブル線１７）に印加されている論理低レベル
信号の場合、並列ＰＣＭバス２から受け取られまた各伝
送ゲート素子（たとえば１２−１５）に印加された４ス
テップビットは隣接素子（２２−２５）に垂直にシフト
される。同様に、１つもしくはそれ以上の素子列の対角
の端子に現れる信号は、各隣接した対角素子にあられれ
るように対角線状に移され、シフトされる。

しかしながら、上述のように、イネーブル線の一つは論
理高レベルとなるであろうし、その結果、予め定められ
た列の１つの最上垂直端子に印加されるビットは、隣接
した対角素子に印加されるべく、各最下端の対角端子に
現れるように転換される。また、最下端の垂直端子に現
れる信号は、各素子列の最上垂直端子に現れるようにシ
フトされる。このように、イネーブル列の素子によって
移動された各ビットは、Ｉ）０Ｍワードの伸長の場合、
アレイ１の左および下方ヘシフトされ、ＰＣＭ符号化も
しくは線形ワードの圧縮の場合、素子のイネーブル列を
通って上方および右方ヘシフトされる。

１）０Ｍワードの伸長の場合、外部コントローラからの
ＤＩＲＮ制御信号は、トランジスタ９１−＋０４および
伝送ゲート１０６がイネーブル化さ　−れるように論理
高レベルとなる。このように、並列ｐＣＭバス２に現れ
たステップビットは素子！２−１５に印加され、論理高
レベル信号は伝送ゲート１０６およびマルチプレクサ５
のＬＺ出力を経て、伝送ゲート素子１１および１６にそ
れぞれ印加される。従って、並列線形バス３に現れてい
る線形ワードが、シフトされたステップビットに隣接し
た最小有効ビットにおいて複数のゼロを含むように、論
理低レベル信号は、トランジスタ９１−１０４の対応す
る１つからディスエーブルされた素子列を通って対角線
状に伝送される。一方、ステップビットの最大および最
小有効ビットに直ぐ隣接しているビットは論理高レベル
である。

たとえば、制御線４７によって運ばれている論理高レベ
ル信号に応じて伸長している間に、４番目の素子列がイ
ネーブル化された場合、ゲート１０６を通って伝送され
、ＬＺ出力に現れている論理高レベル信号は、アレイＩ
の双方向性端子Ｄ４およびＤ９にそれぞれ現れるように
ゲートＩｆ。

２１．３１．４１およびＩ　Ｇ、２　Ｇ、３　Ｇ、４６
．５５゜Ｇ４，７３．８２をそれぞれ通過して伝送され
る。

同様に、グー１−１２−１５に印加されたステップビッ
トはＤ５−Ｄ８端子にそれぞれ現れるように伝送される
。また、トランジスタ９１−９３を通って伝送された論
理低レベル信号は端子ＤＩ−Ｄ３に現れるように対角線
状にシフトされ、一方、トランジスタ９４−１００の電
源端子に印加された、残りの論理低レベル信号は、ゲー
ト８ｔ−８６の垂直末端の端子にそれぞれ接続されない
ように方向が転換されるだろうし、また、トランジスタ
１０１−１０４からの論理低レベル信号は端子Ｄ１０−
Ｄ１３へそれぞれ現れるように対角線状に伝送されるで
あろう。

第３図では、伝送ゲート素子の１つ（たとえば素子１６
）の内部回路を詳細に示している。イネーブル信号線１
７は伝送グー１−２０１および２０２のディスエーブル
人力、および伝送ゲート２０３および２０４のイネーブ
ル入力に接続されている。反転イネーブル信号線１８は
ゲート２０３および２０４のディスエーブル人力に、ゲ
ート２０１および２０２のイネーブル人力Ｅに接続され
ている。

作動時において、イネーブル信号線１７に現れている論
理高レベル信号（および線１８に現れている相補的な論
理低レベル信号）はミＸＯおよびＹｌ端子が相互接続さ
れ、またＹＯおよびＸｌが相互接続されるようにゲート
２０３および２０４をイネーブルにする。これにより、
第２図において上述したごとく、素子を通るディジタル
信号ビットの対角シフトが得られる。

イネーブル線１７において現れる論理低レベル信号（お
よびイネーブル線１８に現れている相補的論理高レベル
信号）の場合、ゲート２０１および２０２はＸＯとＸｔ
端子が相互接続され、ＹＯおよびＹｌ端子が相互接続さ
れるようにイネーブルにされる。これにより、ＸＯおよ
びＸ１端子に現れているディジタル信号ビットの垂直伝
送と、励時に起こる、ＹＯおよびＹｌ端子に現れている
信号の対角線状の伝送が得られる。

伝送ゲート２０１−２０４は、本質的に双方向性である
ので、アレイｌはディジタル信号の伸長と圧縮両方で、
実際に使用されている。

第４図において、先頭検出回路が詳細に示されている。

複数のＮｕｌゲート３００３０１，３０２．３０３，３
０４および３０５の第１人力は双方向性データ線Ｄ１２
−ＤＯにそれぞれ接続されている。インバータ３０Ｇの
人力はデータ線Ｄ１３に接続されており、その出力は、
制御端子１−ｒ　７およびインバータ３０７の入力に接
続されている。

インバータ３０７の出力はＮｏｎゲート３００の第２の
入力に接続されている。ＮＯＲゲート３００−３０５の
出力は、それぞれインバータ３０９−３１４の第１の入
力に接続されており、またＮ　Ｏｌゲート３１５−３２
０（７）第１人力にもそれぞれ接続されている。インバ
ータ３０７−３１３の出力はＮＯＲゲート３１５−３２
０の各第２人力に接続されており、さらにインバータ３
１４の出力は制御端子Ｉ　Ｏに接続されている。Ｎ０ｆ
ｌゲート３１５−３２０の出力は、各制御端子ｔＩ　Ｇ
　−Ｈ１に、各インバータ３２１−３２６を経て接続さ
れている。

作動中における、形態ｏｏｔｔｏｔｏｏのデータビット
Ｄ６−Ｄ１３を有する線形ワードについて考察する。こ
のように、最大有効論理高レベルビットはＩ）　Ｉ　Ｉ
データ線により迂ばれる。ＤＩ３線は論理低レベル信号
を運ぶので、Ｉ（７出力端子がやはり論理高レベルであ
るように、インバータ３０６の出力は論理高レベルであ
る。

インバータ３０７の出力は、Ｎ０ｒｔゲート３００およ
び、３１５の第２人力に印加される論理低レベル信号を
発生ずる。ＮＯＲゲート３００の第１入力は、その出力
が論理高レベル信号を運ぶように、データ線ＤＩ２から
印加される論理低レベル信号を有している。従って、Ｎ
ＯＲゲート３１５は、出ツノ端子Ｈ６が論理高レベル信
号を運ぶように、インバータ３２１において反転された
論理低レベル信号を発生する。

インバータ３０９の出力は、ＮＯＲゲート３０Ｉおにび
３１Ｇの第２の入力に印加される論理低レベル信号を（
ｆする。ＮＯＲゲーグー　３０１の出力が論理低レベル
信号を発生ずるように、ＮＯＲゲーグー　３０１の第１
入力は論理高レベル信号を存している。従って、ＮＯＲ
ゲート３１６の出力は、１１５制御端子が論理低レベル
を有した信号を運ぶように、ＮＯ＋１ゲート３２２で反
転される、論理高レベル信号を発生する。

インバータ３１０の出力は、ＮＯＲゲート３０２および
３１７の第２人力に印加される論理高レベル信号を発生
する。Ｎ０ｒｔゲート３０２の第１入力は、その出力が
ＮＯＲゲート３１７の第２人力に印加される論理低レベ
ル信号を発生ずるように印加された論理高レベル信号を
有している。従って、ＮＯＲゲート３１７の出力は、論
理高レベル信号が１１４制御端子に現れるように、イン
バータ３２３において反転される論理低レベル信号を発
生ずる。ＮＯＲゲート３０３−３０５，３１８−３２０
およびインバータ３１２−３１４，３２４−３２６は、
制御端子Ｈ３−１−１０が各々論理高レベル信号を運ぶ
ように上記の方法で作動する。

そしてデータ線Ｄ６−Ｄ１３上の最大有効論理高レベル
信号ビットの検出を示す、論理低レベル信号ををするＩ
−Ｔ　５制御端子を除いて、制御端子ｌ−ｌ０−、Ｈ７
の各々は論理高レベル信号を有する。１０−Ｔ（７端子
は伝送ゲート素子列６１−０６がイネーブルになるよう
に、１２０−１２７制御線を経由してマルチプレクサ５
と、また１３０−１３７制御線を経由してエンコーダ８
と接続されている（第２図）。

圧縮中、Ｄ６データ線が有する論理低レベル信号を実際
上無効にするようにトランジスタ１０Ｇがディスエーブ
ルとなるように、ＤＩＲＮ制御信号は、論理低レベルで
ある。

圧縮されたＰＣＭワードのステップ部分の最小有効ステ
ップビットが並列ＰＣＭバス２に現れるのと同様、Ｄ７
データ線によって運こぼれた論理低レベル信号は、伝送
ゲート素子７１．Ｇ２，５２゜４２．３２．２２および
Ｉ２を経由して並列ＰＣＭバス２に出現するように伝送
される。

符号化ＰＣＭワードのステップ部分の２番目に小さい有
効ビットが並列ＰＣＭバス２に現れるのと同様、Ｄ８デ
ータ線によって運ばれた論理高レベル信号は、素子８１
．７２．Ｇ　３，５３，４３，３３．２３および１３を
経由して並列ＰＣＭバス２に出現するように伝送される
。

同じく、ＰＣＭワードのステップ部分の３番目に小さい
有効ビットおよび最大有効ビットが並列ＰＣＭバス２に
現れるのと同様、データ線Ｄ９およびＤｌｏにそれぞれ
出現した論理高レベル信号および論理低レベル信号は、
ゲート８２，７３，６４．５４，４４，３４，２４．１
４および８／１，７５゜（５５，５５，４５’、３５，
２５．１５をそれぞれ経由して並列ＰＣＭバス２に出現
するように伝送される。

また、制御端子Ｈ５における論理低レベル信号は、エン
コーダ８を通して符号化され、これに応じて、１０１の
形態の３ビット値を有するＰＣＭワードの弦部分を発生
ずる。

上述したように、μ−法則変換の場合、３３オフセット
値は最大有効論理高ビットの検出、にり前に線形ワード
に印加されている。オフセット加算器／減算器回路６は
、公知の方法で、一連の双方向性の全加算素子を典型的
に含んでいる。

第２図に関連した第５図を参照すると、マルヂプレクザ
回路５は八−法則ＰＣＭワードの伸長を例に詳細を述べ
る。

第１表および第２表を参照して上述したように、八−法
則ＰＣＭワードは１２ビットの線形表現形態に伸長され
、一方、μ−法則ワードは１３ビット線形表現形態に伸
長される。μ−法則ワードの伸長の間、Ａ／μ−法則制
御信号は論理低レベル、一方、ＤＩＲＮ制御信号は論理
高レベルである。

従って、ＮΔＮＤゲート４０１はイネーブル化され、出
力ＬＺは論理高レベルのままである。同様に、論理高レ
ベル信号が伝送ゲート素子１１に印加されるように、ト
ランジスタ１０６（第２図）はイネーブル化される。こ
れは１によって囲まれているＡ、＋３．ＣおよびＤ（第
２表）によるものである。

しかしながら、八−法則１）０Ｍワードの伸長の場合、
ＤｒＲＮ信号およびＡ／μ−法則制御信号共に論理高レ
ベルである。さらに、０００の形態の弦ビットをｒＴす
るＰＣＭワードの伸長の場合、制御線１１０は論理低レ
ベルであり、一方、制御線ｌｌｌ−１１７は論理高レベ
ルである。制御線１１０によって運ばれる論理低レベル
信号は、マルヂプレクザ素子４０２のＸ０人力に印加さ
れ、論理低レベルＤＩＲＮ制御信号が遣損入力Ｓに印加
されるのに反応して、そのＯＵ　’Ｉ”端子に現れる。

マルチプレクザ素子２０４のＯＵＴ端子に現れた論理低
レベル信号は、ＮＡＮＤゲート４０１に印加するように
インバータ４０３を経て反転される。

結果として、ＮＡＮＤゲート４０１からの出力信号ＬＺ
は論理低レベルとなる。高レベルＡ／μ−法則制御信号
は、ＮＯＲゲート４０４からイネーブル線１７への信号
出力が論理低レベルであるように、ＮＯＲゲート４０４
の第１人力に印加する。

Ａ／μ−法則制御信号は、ｏｒｔゲーグー　４０６の第
１入力に印加するためにインバータ４０５を経て反転さ
れ、一方、マルヂブレクザ素子４０２からの論理低信号
出力はＯＲゲート４０６の第２の入力に印加される。そ
の結果、論理低レベル出力信号の発生が次のＮΔＮｌ）
ゲート４０７の第１入力に印加される。

次のマルチブレクザ素子４０８のＯＵＴ端子に現れる制
御信号は、論理高レベル信号がイネーブル線２７に印加
されるように、ＮＡＮＤゲート４０７の第２人力に印加
される。各々の付加マルヂブレクザ素子４１０−４１４
の出力は、各イネーブル線３７．４７，５７．６７．７
７および８７に印加される。

したがって、Ｉ’ＣＭバス２により運ばれたＡ。

Ｂ、Ｃ，およびＤステップビットはデータＩａＤ５−Ｄ
２上に各々現れるように、素子１５，１４．１３および
１２を経て伝送される。また、論理高レベル信号はトラ
ンジスタ１０６および伝送素子１１を経てＤＩデータ線
に現れるように伝送され、一方、論理低レベル信号は、
Ｄ６データ線に現れるように、素子１　Ｇ、２５，３４
，４３．５２および６．１を通ってＬＺ出力から伝送さ
れる。また、Ｄ７−Ｄ　Ｉ　３データ線は、上述したよ
うに論理低レベル信号を運ぶ。

００１形態の弦ビットを育するＰＣＭワードの伸長の場
合、ＬＺ制御信号は論理高レベルになり、一方、イネー
ブル線Ｉ７および２７上の制御信号は、各々論理低レベ
ルおよび論理高レベルのままである。必然的に、“Ａ”
ステップビットに隣接した最大有効ビットは論理高レベ
ルに変換される。

２もしくはそれ以上の量を有する弦ビットを伴う八−法
則［’ＣＭワードの伸長の場合、イネーブル線３７，４
７，５７．Ｇ　７，７７および８７の予め定められた１
つが論理高レベル信号になる一方、残りのイネーブル線
はそれに印加された論理低レベル信号を有しているよう
に、ＬＺ制御信号は論理高レベルのままである。

本発明の実施例にしたがって、この圧伸回路は、線形信
号の１ビットシフトが６ｄＢゲインレベル調整という結
果をもたらず、ＰＣＭゲインシフト装置をも■成するた
めに用いられた。この例にしたがって、圧縮と伸長は、
比較的ゆっくりした先行技術である一連のＰＣＭ圧仲圧
路回路比して、ただ１つのマイクロプロセッザザイクル
を典型的にとった。

当業者は本発明の別の変形例や実施例を考え出すかもし
れない。たとえば、６×８素子アレイは好ましい実施例
によって述べられたが、多種の外形のアレイは少数のも
しくは多数のビットを有している圧伸されたディジタル
信号として実現されるだろう。

すべてのこのような実施例および変形は、ここに付加し
ているクレームによって限定されている、本発明の領域
および範囲におけるものと信じられる。

発明の効采 以上詳述したように、この発明は双方向伝送ゲートを設
けて、圧縮ＰＣＭ信号を左シフトして線形リニアバスに
送出して伸長し、または上記双方向伝送ゲートにより伸
長ＰＣＭ信号を右シフトしてＰＣＭ信号バスに供給する
ようにしたものであ、るから、構成が簡単でかつ安価な
、スタティックで高速のディジタル圧伸回路を提供する
ことができる。

【図面の簡単な説明】

第１図は本発明の最も明確な形態における圧伸回路のブ
〔ｌツク図、第２図は本発明の好ましい実施例によるア
レイ回路の概要ブロック図、第３図は第２図に示された
アレイ回路による電池電極の概要を示す回路図、第４図
は好ましい実施例による主要な１ビットを保護するだめ
の回路の概要を示す回路図、第５図は好ましい実施例に
よる多重回路の概要を示す回路図である。 Ｉ・・・アレイ、　　２・・・並列１）０Ｍバス、３・
・・並列線形バス、　４・・・デコーダ、５・・・マル
チプレクサ、　　６・・・加算／減算器、７・・・先頭
検出器。

Claims (20)

【特許請求の範囲】
1. （１）第１および第２のディジタル信号バスによって運
   ばれたディジタル信号を圧伸するための回路において、 （ａ）上記第１のディジタル信号バスにある圧縮ディジ
   タル信号の第１の複数のビットを解読するとともに、そ
   れに応答して第１制御信号を発生するための手段、 （ｂ）上記第２のディジタル信号バスにある線形ディジ
   タル信号の第１の複数のビットを符号化するとともに、
   それに応答して第２の制御信号を発生するための手段、 （ｃ）第１もしくは第２制御信号のいずれか１つを受け
   取り、それに応答して、上記圧縮信号の複数のビットを
   所定の位置だけ左へ、もしくは上記線形信号の複数のビ
   ットを所定の位置だけ右へのいずれか１つをシフトする
   ための受け取り手段、（ｄ）上記圧縮信号の線形表現の
   形態をなす上記第２信号バスに、圧縮信号の上記シフト
   されたビットを印加するための手段、 （ｅ）上記符号化されたビットと線形信号のシフトされ
   たビットを結合するとともに、上記線形信号の圧縮表現
   の形態をなす上記第１信号バスに上記結合された信号を
   印加するための手段 を備えたことを特徴とする圧伸回路。
2. （２）上記受け取り手段が、双方向性バレルシフターを
   備えた特許請求の範囲第１項に記載の回路。
3. （３）上記バレルシフターが、双方向性伝送ゲート素子
   のアレイを有し、各素子は一対の直列に接続された信号
   ポート、一対の対角状に接続された信号ポートおよび制
   御入力を備えた特許請求の範囲第２項に記載の回路。
4. （４）上記第１および第２制御信号を受け取り、多重化
   するための手段、および、それに応答して上記素子の予
   め定められた１つをイネーブル化するためにイネーブル
   信号を発生するための手段とをさらに含んでいる特許請
   求の範囲第３項に記載の回路。
5. （５）上記アレイが８列６行の伝送ゲート素子を有し、
   １つの列における各素子は、その制御入力を経て上記受
   け取って多重化するための手段の予め定められた制御線
   に接続されており、上記イネーブル信号の予め定められ
   た１つを受け取るために、１つの段における各素子は上
   記直列に接続された信号ポートを経て直列に接続されて
   おり、また各素子は対角状に接続された信号ポートを経
   てそれに対角に隣接した素子に接続されている、特許請
   求の範囲第４項に記載の回路。
6. （６）上記符号化手段が、上記第２ディジタル信号バス
   によって運ばれた上記線形信号の最も有効な論理高レベ
   ルビットを検出する手段、および、これに応答して、そ
   の複数の出力の１つに論理高レベル信号の形態で上記第
   ２制御信号を発生する手段をさらに含んでいる特許請求
   の範囲第１、第２および第３項のいずれかに記載の回路
   。
7. （７）上記ディジタル信号がμ−法則符号化ＰＣＭワー
   ドである場合、上記圧縮および線形信号に所定のオフセ
   ット信号をそれぞれ加算および減算するためのオフセッ
   ト加算器／減算器手段をさらに含んでいる特許請求の範
   囲第１、第２および第３項のいずれかに記載の回路。
8. （８）上記圧縮されたディジタル信号が、１サインビッ
   ト、３弦ビットおよび４ステップビットから成る８ビッ
   トμ−法則符号化ＰＣＭワードである特許請求の範囲第
   １、第２および第３項のいずれかに記載の回路。
9. （９）上記圧縮されたディジタル信号が、１サインビッ
   ト、３弦ビットおよび４ステップビットから成る８ビッ
   トＡ−法則符号化ＰＣＭワードである特許請求の範囲第
   １、第２および第３項のいずれかに記載の回路。
10. （１０）上記線形信号が、サインビット、およびＡ−法
    則符号化ＰＣＭワードの線形の量に現れる次の１２ビッ
    ト、もしくはμ−法則符号化ＰＣＭワードの線形の量に
    現れる１３ビットとのいずれか１つを備えた特許請求の
    範囲第１、第２および第３項のいずれかに記載の回路。
11. （１１）上記デコード手段が、圧縮された信号の上記第
    １の複数のビットを受け取るためのデコーダ回路、その
    複数の出力のうちの１つに論理高レベル信号の形態で上
    記第１の制御信号を発生するためのデコーダ回路を備え
    ている特許請求の範囲第１、第２および第３項のいずれ
    かに記載の回路。
12. （１２）（ａ）上記直列に接続された信号ポートの組の
    １つめに接続されている１つの双方向性端子と、および
    対角に接続されたポートの組の１つめに接続された第２
    の双方向性端子とを有する第１伝送ゲート、 （ｂ）上記対角に接続されたポートの組の１つめに接続
    された１つの双方向性端子と、および対角に接続された
    ポートの２つめに接続された第２の双方向性端子とを有
    する第２伝送ゲート、 （ｃ）上記直列に接続された信号ポートの組の１つめに
    接続された１つの双方向性端子と、直列に接続された信
    号ポートの組の２つめに接続された第２の双方向性端子
    とを有する第３伝送ゲート、および （ｄ）対角に接続されたポートの組の２つめに接続され
    た１つの双方向性端子と、および直列に接続された信号
    ポートの２つめに接続された第２の双方向性端子とを有
    する第４伝送ゲート、 を備えた特許請求の範囲第３、第４もしくは第５項のい
    ずれかに記載の回路。
13. （１３）第１および第２のディジタル信号バスによって
    運ばれたディジタル信号を圧伸する方法において、 （ａ）上記第１のディジタル信号バスの圧縮ディジタル
    信号の第１の複数のビットを解読し、解読結果に応じて
    第１制御信号を発生する過程、 （ｂ）上記第２のディジタル信号バスの直列ディジタル
    信号の最初の複数のビットを符号化し、およびそれに応
    じて第２制御信号を発生する過程、 （ｃ）上記第１もしくは第２の制御信号のいずれか１つ
    の受け取り、および、それに応じて、それぞれ上記圧縮
    信号の次の複数のビットのうちのいずれか１つを所定の
    数だけ左へシフトするか、もしくは上記線形信号の次の
    複数のビットのうちいずれか１つを所定の数だけ右へシ
    フトする過程、 （ｄ）上記圧縮信号のシフトされたビットを第２信号バ
    スに印加して、上記圧縮信号の線形表現を形成する過程
    、 （ｅ）上記線形信号の符号化ビットおよびシフトされた
    ビットを結合し、上記第１信号バスに上記結合信号を印
    加して、上記線形信号の圧縮表現を形成する過程、 を備えたディジタル信号の圧伸方法。
14. （１４）ＰＣＭ信号バスにあるディジタルＰＣＭワード
    を圧伸するための回路において、 （ａ）入力ＰＣＭワードのステップビットを受け取るた
    めに、上記ＰＣＭ信号バスに接続された双方向性並列プ
    ロセシング素子アレイ、 （ｂ）上記バスに接続され、弦ビットを受信し、上記ス
    テップビットを所定のビットだけ左シフトさせるように
    、関連する列をイネーブルするための第１のイネーブル
    信号を発するデコーダ、 （ｃ）上記バスからＰＣＭワードのサインビットを受信
    し、このサインビットをシフトされたステップビットと
    ともに線形信号バスへ印加して伸長された出力線形ワー
    ドを形成する手段、 （ｄ）上記線形信号バスに接続され、入力線形ワードを
    受信し、入力線形ワードが所定の位置数だけ右へシフト
    するように上記アレイの関連する列をイネーブルさせる
    第２のイネーブル信号を発生し、出力ディジタルＰＣＭ
    ワードのステップビットを構成する先頭検出器、 （ｅ）第２イネーブル信号を受けて出力弦ビットを発生
    するエンコーダ、 （ｆ）上記線形バスから入力線形ワードのサインビット
    を受けて、上記サインビットを弦ビットならびに形成さ
    れたステップビットとともにＰＣＭ信号バスに供給して
    、出力ディジタルＰＣＭワードを形成する手段、 とを備えたことを特徴とするディジタルＰＣＭワード圧
    伸回路。
15. （１５）双方向性並列プロセッシング素子アレイはバレ
    ルシフトレジスタである特許請求の範囲第１４項に記載
    の回路。
16. （１６）第１イネーブル信号か第２イネーブル信号のい
    ずれか一方を受信して、バレルシフトレジスタに供給す
    るマルチプレクサをさらに備えた特許請求の範囲第１５
    項に記載の回路。
17. （１７）双方向並列プロセッシング素子アレイは８列６
    行伝送ゲート素子を備えた特許請求の範囲第１４、１５
    、１６項のいずれかに記載の回路。
18. （１８）デコーダは３ビット入力８ビット出力ディジタ
    ルデコーダである特許請求の範囲第１４、１５、１６項
    のいずれかに記載の回路。
19. （１９）エンコーダは８ビット入力３ビット出力ディジ
    タルエンコーダである特許請求の範囲第１４、１５、１
    ６項のいずれかに記載の回路。
20. （２０）μ−法則ディジタルＰＣＭワードの圧伸の場合
    に上記アレイをディスエーブルし、ＰＣＭ信号と線形信
    号のそれぞれに３３オフセット値を加算／減算する手段
    を含む特許請求の範囲第５あるいは１４項のいずれかに
    記載の回路。