JPS62204497A - 連想メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は連想メモリ装置（ａｓｓｏｃｉａｔｉｖｅ　
ｓｔｏｒａｇｅ）Ｋ関し、特にビット・シリアル、語パ
ラレルなパイプライン化された連想処理を行う連想メモ
リ装置への閾値データの書込み制御に関するものである
Ｏ 〔従来の技術〕 連想メモリ装置とは、メモリ装置内のすべての素子に対
して、特定の情報を与えて間合わせ全行い、記憶内容と
間合わせ情報の間に一定の関係（たとえば一致、大、小
など）のある場Ｂｒを児つけ、その記憶内容を読出す＃
Ｃ置である。この明細舊では、メモリ装置内の素子に書
込むべき情報を閾値データと言い、間合わせ悄ａｔ人カ
データと吾うことにする。

第２図は従来のビット・シリアル、語パラレルなパイプ
ライン化された連想処理を行う連想メモリの構成を（３
ビット×３語）の場合について示したものである。図に
おいて、（１）は内部に闇値格納用の１講ビツトのメモ
ＩＪ　ｅ持ち入力されるデータとの１ビツト連想処理を
行う連想セル、（２）はデータを連想セル（１）が１ビ
ツト連想処理を行う時間だけ遅延させて出力する遅延セ
ル、（３）は連想処理されるデータの入力されるデータ
入力ライン、（４）は各連想セル（１）に格納される閾
値データが入力される閾値データ入力ライン、（５）は
アドレス入力（６）ラブコードし書込み指示ライン（７
−１）〜（７−３）の１つ全選択するアドレス・デコー
ダ、（６）はアドレス入力、（７−１）〜（７−３）は
各連想セル（１）に閾値の畜込みを指示するｄ込み指示
ライン、（８）はビット−シリアルな理想処理の中間結
果、（９）は同じく最終結果である。

次に動作について説明する。まず閾１直データ金谷連想
セル（１）へ誓込む場合には、１−１直データを閾値デ
ータ入力ライン（４）ｖζ入力すると同時に書込むアド
レスをアドレス入力（６）　Ｋ入力する。

アドレス・デコーダ（５）は入力されたアドレスをデコ
ードし、畜込み指示ライン（７−１）〜（７−３）の１
つに書込み指示信号を送る。次いで、督込み指示信号を
受は取った連想セル（１）は各々の閾値データ入力ライ
ン（４）のデータを取り込み、セル内のメモリに格納す
る。これらの動作を全語数分だけ繰り返すことによりす
べての連想セル（１）に閾値データを格納することがで
きる。

第２図に示す例で、それぞれ３ビツトからなる３語（ａ
ｏａ１ａ２）　、　（ｂｏｂ１ｂ２）　、　（ｃｏｃ１
ｃ２）　ｆそれぞれ第１行、第２行、第３行に曹込む場
合には、３本の閾値データ入カライ刈４）にａ。、ａ□
＋　ａ２の閾値データを入力しておいて、第１行ヲ選択
するアドレスをアドレス入力＋６１　Ｋ入力すると書込
み指示ライン（７−１）ＶＣ信号が出て第１行に閾値（
ａＯａＩａ２　　）が書込まれ、次は閾値データ入力ラ
イン（４）にす。、ｂ□　、ｂ２　　の閾値データを入
力しておいて第２行を選択するアドレスをアドレス入力
（６）に大力し、最後に閾値データ入力ライン（４）に
Ｃ８゜ｅｌ＊ｃ２の閾値データ全入力しておいて第３付
を選択するアドレスをアドレス入力（６）に入力すれば
よい。

次に連想処理を行う場合には、処理されるデーターを連
続してデータ入力ライン（３）に入力する。

第１列の連想セル（１）はデータ入力ライン（：つ）か
らデータを取り込み、格納している閾値データとの連想
処理全行って、結果を中間結果（８）として出力する。

次いで、第２列の連想セル（１）には、この中間結果（
８）と遅延セル（２）ヲ通ったデータとが同時に入力さ
れ、処理された結果が次の中間結果（８）として出力さ
れる。こね、と並行して第１列の連想セル（１）では、
データ入力ライン（３）から次のデータが取り込まれ連
想処理される。このようにして、データはつぎつぎとビ
ット・シリアル、語パラレルにパイプライン方式で連想
処理されてく。

〔発明が解決しようとする問題点〕

従来のビット・シリアル、胎パラレルなパイプライン化
された連想処理を行う連想メモリでは閾値データの誉込
みをアドレス・デコーダを用いて行っていたので、−Ｍ
＆セル（２）ヲ通ってビット・シリアルに入力されるデ
ータと閾値データを別々のラインから人力しなければな
らず、回路が抜雑になり、又、ＬＳＩ化した場合にＩ１
０ピン数が多くなる等の問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、連想処理されるデータと閾値データを共通の
ラインから入力することのできるビット拳シリアル、語
パラレルなパイプライン化された連想処理を行う連想メ
モリ装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係わる連想メモリ装置は、従来装置のアドレ
ス・デコーダを用いた閾値データ書込み制御を取り除き
、第２図における遅延セル（２１を２次元的に配置した
書込み制御ラインによって閾値データの書込み制御を行
うものであることによって、閾値データと入力データと
を共通のラインから入力することができる。

〔作用〕

この発明における閾値データの書込み制御ラインは、書
込み指示信号を連想セルのアレイの対角線方向に伝搬さ
せてゆく働きをし、ビット・シリアルに入力される閾値
データを従来装置のアドレス・デコーダを用いた場合と
同様に各連想セルに格納することが可能となる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示すブロック図であって、図
において第２図と同一符号は同−又は相当部分を示し、
（ｌＯ）は連想処理されるデータの闇値データ共通の入
力ライン、（１１）はこの発明の書込み制御ラインであ
る。

次に動作について説明する。まず閾値データを各連想セ
ル（１）へ書込む場合には、閾値データわぎつぎに入力
ライン（ｌＯ）に入力すると同時に、最初の閾値データ
の入力にあわせて書込み指示（ｇ号を薔込み制御ライン
（１１）に入力する。これによって、第１列の上段の連
想セル（１）が書込み指示信号を受増９人カライン（ｌ
Ｏ）から最初の閾値データの第１ピツ）１−数カ込む。

次いで、曹込み指示信号は遅延セル（２）′ｔ−経由し
て、第１列の中段及び第２列の上段の連想セル（１）に
同時に供給され、それぞれの連想セル（１）は入力ライ
ン（１０）から閾値データを取り込む。この場合、第１
列の中段の連想セル（１）には２番目の閾値データの第
１ビツトが、第２列の上段の連想セル（１）には遅延セ
ル（２）を経由した最初の閾値データの第２ビツトが格
納される。これらの動作を順次最後まで繰カ返すことに
よりすべての連想セル（１）に従来装置と同様に閾値デ
ータを格納することができる。

第１図に示す例では、３本の入力ライン（ｌＯ）にビッ
ト・シリアルな形でそれぞれａｏ　ｌ　ｂｏｅ　ｃｏ　
＃”１　ｓ　ｂｌ　＃　ｃｌ　；　ｊＬ２　＋　ｔ）２
　ｅ　０２　ｆｔ”入力すれば、畜込み制御ライン（１
１）からの信号でビットａ。が書込まれ、１段の遅延後
ビットｂ。、　ａｌが、２段の遅延後ビットｃ。、ｂ、
ａ２　が、３段の遅廷後とット０１　、　ｂ２が、４段
の遅延後ピッ）　ｅ２　　が書込まれる結果になる。

連想処理については従来装置と同じように処理される。

〔発明の効果〕

以上のように、この発明によれば吾込み指示信号を遅延
させながら閾値データの書込みを行うように構成したの
で、連想処理されるデータと閾値データを共通のライン
から入力することが可能になり、回路が簡単で、又、Ｌ
ＳＩ化した場合のＩ１０ボートの数を少なくすることが
できるといった効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来の装＊’を示すブロック図である。 （１）・・・連想セル、（２）・・・遅延セル、（１０
）・・・入力ライン、（１１）・・・書込み制御ライン
。 尚、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　ビット・シリアル、語パラレルなパイプライン化され
   た連想処理を行う連想メモリにおいて、各１語を構成す
   るＭビットを同一行の連想セルに配列し、総計Ｎ語につ
   いて同一桁のビットを同一列の連想セルに配列してＭ×
   Ｎ個の連想セルのマトリクス配列を構成し、 書込み指示信号を上記マトリクス配列の対角線方向に伝
   播させる為に、行ｉ行、第ｊ列の連想セルに対しては（
   ｉ−１＋ｊ−１）個の遅延セルを経て上記書込み指示信
   号が到達するよう、書込み指示信号を伝送する書込み制
   御ラインに対し行方向及び列方向に遅延セルを挿入し、 連想の対象となる入力データをビット・シリアルの形で
   入力する入力ラインに連想セルに書込むべき閾値データ
   をビット・シリアルの形で入力する手段、 を備えたことを特徴とする連想メモリ装置。