JPH023163A - 多ポートメモリ - Google Patents
多ポートメモリInfo
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- JPH023163A JPH023163A JP63142410A JP14241088A JPH023163A JP H023163 A JPH023163 A JP H023163A JP 63142410 A JP63142410 A JP 63142410A JP 14241088 A JP14241088 A JP 14241088A JP H023163 A JPH023163 A JP H023163A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、プロセッサのレジスタファイルやバッフ７
メモリ等に用いられ、データの高速処理を可能にする多
ポートメモリに関する。
メモリ等に用いられ、データの高速処理を可能にする多
ポートメモリに関する。
（従来の技術）
最近、画像分野向けのメモリとして、それぞれ独立した
複数の入出力路（ボート）を備え、これらの複数の入出
力路を介してそれぞれ独立にデータの入出力を行なう多
ポートメモリが多用されている。
複数の入出力路（ボート）を備え、これらの複数の入出
力路を介してそれぞれ独立にデータの入出力を行なう多
ポートメモリが多用されている。
このような多ポートメモリは、それぞれのボートが同一
のデータ幅となっている。すなわち、多ポートメモリの
メモリセルアレーから出力されるデータ及びメモリセル
アレーに入力されるデータは、すべてのボートにおいて
同一幅となっている。
のデータ幅となっている。すなわち、多ポートメモリの
メモリセルアレーから出力されるデータ及びメモリセル
アレーに入力されるデータは、すべてのボートにおいて
同一幅となっている。
例えば、第４図に示すような２ポートメモリ（［）ｕａ
ｌ Ｐｏｒｔ Ｍｅｍｏｒｙ ）では、例えば３２ビッ
ト幅のデータが第１のボート側の入出力路１を介して、
第１のボート用のアドレスデコーダ３で指定されるアド
レスのメモリセルアレー５と外部との間で入出力され、
これとは独立に、３２ビット幅のデータが第２のボート
側の入出力回路７を介して第２のボート用のアドレスデ
コーダ９で指定されるアドレスのメモリセルアレー５と
外部との間で入出力される。
ｌ Ｐｏｒｔ Ｍｅｍｏｒｙ ）では、例えば３２ビッ
ト幅のデータが第１のボート側の入出力路１を介して、
第１のボート用のアドレスデコーダ３で指定されるアド
レスのメモリセルアレー５と外部との間で入出力され、
これとは独立に、３２ビット幅のデータが第２のボート
側の入出力回路７を介して第２のボート用のアドレスデ
コーダ９で指定されるアドレスのメモリセルアレー５と
外部との間で入出力される。
このような２ポートメモリの入出力データは、外部の例
えば主記憶装置に、第５図に示すように、３２ビツト幅
で格納されて、３２ビツト幅のデータＡと３２ビツト幅
のデータＢが一対となり、３つの情報を示している場合
がある。すなわち、データＡとデータＢとの計６４ビッ
トのデータは、例えばメモリ空間を領域に分割する際の
３２ビツトのベースアドレスと２４ビツトの領域のサイ
ズ及び８ビツトの属性（プロテクション情報）からなる
３つの情報を表わしている。データＡは、第５図に示す
ように、ベースアドレスの０ビツト目から１５ビツト目
までの情報と、領域のサイズのＯビット目から１５ビツ
ト目までの情報とから構成されている。一方、データＢ
は、第５図に示すように、領域のサイズの１６ビツト目
から２３ビツト目までの情報と、８ビツトの属性と、ベ
ースアドレスの１６ビツト目から３１ビツト目までの情
報とから構成されている。
えば主記憶装置に、第５図に示すように、３２ビツト幅
で格納されて、３２ビツト幅のデータＡと３２ビツト幅
のデータＢが一対となり、３つの情報を示している場合
がある。すなわち、データＡとデータＢとの計６４ビッ
トのデータは、例えばメモリ空間を領域に分割する際の
３２ビツトのベースアドレスと２４ビツトの領域のサイ
ズ及び８ビツトの属性（プロテクション情報）からなる
３つの情報を表わしている。データＡは、第５図に示す
ように、ベースアドレスの０ビツト目から１５ビツト目
までの情報と、領域のサイズのＯビット目から１５ビツ
ト目までの情報とから構成されている。一方、データＢ
は、第５図に示すように、領域のサイズの１６ビツト目
から２３ビツト目までの情報と、８ビツトの属性と、ベ
ースアドレスの１６ビツト目から３１ビツト目までの情
報とから構成されている。
したがって、このような６４ビツトのデータを、外部の
主記憶装置と２ポートメモリとの間で入力あるいは出力
するためには、データＡとデータＢの２回の入力あるい
は出力が必要となる。ざらに、メモリセルアレーから読
出されたデータＡとデータＢを処理するためには、デー
タ八とデータＢとからそれぞれの情報を、第５図に示す
ように、処理に適したように配列しなければならない。
主記憶装置と２ポートメモリとの間で入力あるいは出力
するためには、データＡとデータＢの２回の入力あるい
は出力が必要となる。ざらに、メモリセルアレーから読
出されたデータＡとデータＢを処理するためには、デー
タ八とデータＢとからそれぞれの情報を、第５図に示す
ように、処理に適したように配列しなければならない。
このため、第５図に示すように構成された２ポートメモ
リを用いて、例えばデータＡ及びデータＢを処理する場
合には、主記憶装置から２ポートメモリのメモリセルア
レー５にデータＡをロード（１ステツプ）、主記憶装置
からメモリセルアレー５にデータＢをロード（２ステツ
プ）、メモリセルアレー５からデータＡの読出しく３ス
テツプ）、メモリセルアレー５からデータＢの読出しく
４ステツプ）、データＡとデータＢの配列（５ステツプ
）、配列されたデータの処理（６ステツプ）、処理され
たデータをデータＡとデータＢに再配列（７ステツプ）
、メモリセルアレー５へのデータＡの１込み（８ステツ
プ）、メモリセルアレー５からデータＢの書込み（９ス
テツプ）、メモリセルアレー５から王妃ｔｇ装置にデー
タＡをストア（ステップ１０）、メモリセルアレー５か
ら主記憶装置にデータＢをストア（ステップ１１）とい
うように、１１ステツプ必要となる。
リを用いて、例えばデータＡ及びデータＢを処理する場
合には、主記憶装置から２ポートメモリのメモリセルア
レー５にデータＡをロード（１ステツプ）、主記憶装置
からメモリセルアレー５にデータＢをロード（２ステツ
プ）、メモリセルアレー５からデータＡの読出しく３ス
テツプ）、メモリセルアレー５からデータＢの読出しく
４ステツプ）、データＡとデータＢの配列（５ステツプ
）、配列されたデータの処理（６ステツプ）、処理され
たデータをデータＡとデータＢに再配列（７ステツプ）
、メモリセルアレー５へのデータＡの１込み（８ステツ
プ）、メモリセルアレー５からデータＢの書込み（９ス
テツプ）、メモリセルアレー５から王妃ｔｇ装置にデー
タＡをストア（ステップ１０）、メモリセルアレー５か
ら主記憶装置にデータＢをストア（ステップ１１）とい
うように、１１ステツプ必要となる。
（発明が解決しようとする課題）
上記したように、それぞれのボートのデータ幅が同一で
ある従来の多ポートメモリにあって、格納されたデータ
を組み合わせて処理する場合には、格納されたデータを
少なくとも２回以上に分けて入出力しなければならなか
った。このため、データの入出力を高速に行なうことが
困難であるという問題があった。
ある従来の多ポートメモリにあって、格納されたデータ
を組み合わせて処理する場合には、格納されたデータを
少なくとも２回以上に分けて入出力しなければならなか
った。このため、データの入出力を高速に行なうことが
困難であるという問題があった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、データの入出力を高速に行
ない、データ処理の高速化に寄与づることができる多ポ
ートメモリを捉供することにある。
、その目的とするところは、データの入出力を高速に行
ない、データ処理の高速化に寄与づることができる多ポ
ートメモリを捉供することにある。
［発明の構成］
（ｉｆ題を解決するための手段）
上記目的を達成するために、この発明は、複数の入出力
部を備え、格納された異なる情報に対して前記複数の入
出力部毎に並行して入出力が行なわれる多ポートメモリ
にして、前記複数の入出力部のうち少なくとも１つの入
出力部は、他の入出力部を入出力する情報の情報幅とは
異なる情報幅の情報を入出力する構成としている。
部を備え、格納された異なる情報に対して前記複数の入
出力部毎に並行して入出力が行なわれる多ポートメモリ
にして、前記複数の入出力部のうち少なくとも１つの入
出力部は、他の入出力部を入出力する情報の情報幅とは
異なる情報幅の情報を入出力する構成としている。
（作用）
上記構成において、この発明は、複数の入出力部のうち
少なくとも１つの入出力部において、他の入出力部を入
出力する情報の情報幅とは異なる情報幅の情報を入出力
させるようにしている。
少なくとも１つの入出力部において、他の入出力部を入
出力する情報の情報幅とは異なる情報幅の情報を入出力
させるようにしている。
（実施例）
以下、図面を用いてこの発明の一実施例を説明する。
第１図はこの発明の一実施例に係る多ボートメ七りの構
成を示す図である。同図に示す多ポートメモリは、２つ
のボートを有する２ボート（［）ｕａｌ Ｐｏｒｔ ）
メモリである。
成を示す図である。同図に示す多ポートメモリは、２つ
のボートを有する２ボート（［）ｕａｌ Ｐｏｒｔ ）
メモリである。
第１図において、２ポートメモリ１１は、第６図に示し
たように構成された６４ビツトのデータを入出力するよ
うに構成されたものであり、第１のボートは、３２ビツ
ト幅でデータが格納されている外部の主記憶装置１３と
のデータの入出力に用い、第２のボートは、２ポートメ
モリに格納されたデータの処理を行なうデータ処理部１
５とのデータの入出力に用いられる。
たように構成された６４ビツトのデータを入出力するよ
うに構成されたものであり、第１のボートは、３２ビツ
ト幅でデータが格納されている外部の主記憶装置１３と
のデータの入出力に用い、第２のボートは、２ポートメ
モリに格納されたデータの処理を行なうデータ処理部１
５とのデータの入出力に用いられる。
第１のポートの入出力回路１７は、主記憶装置１３に接
続されており、主記憶′ＩＡ置１３とのデータの入出力
を３２ビツト幅で行なうものである。
続されており、主記憶′ＩＡ置１３とのデータの入出力
を３２ビツト幅で行なうものである。
また、入出力回路１７は、マルチプレクサ１９に接続さ
れている。
れている。
マルチプレクサ１９は、２ポートメモリのメモリセルア
レー２１に接続されている。メモリセルアレー２１は、
そのカラム数が６４ビツトに設定されており、例えば左
側の３２ビツトの領域に第５図に示したような３２ビツ
トのデータＡが、アドレスデコーダ２３によって指定さ
れるアドレスに格納され、右側の３２ビツトの領域にデ
ータＡと対になる３２ビツトのデータＢが、アドレスデ
コーダ２５によって指定されるアドレスに、データＡと
同一のワード線上（同一の行）に格納される。したがっ
て、マルチプレクサ１９は、入出力回路１７から与えら
れる３２ビツトのデータＡ及びデータＢを撮り分けて、
メモリセルアレー２１のそれぞれのｇＡｂＡに与える。
レー２１に接続されている。メモリセルアレー２１は、
そのカラム数が６４ビツトに設定されており、例えば左
側の３２ビツトの領域に第５図に示したような３２ビツ
トのデータＡが、アドレスデコーダ２３によって指定さ
れるアドレスに格納され、右側の３２ビツトの領域にデ
ータＡと対になる３２ビツトのデータＢが、アドレスデ
コーダ２５によって指定されるアドレスに、データＡと
同一のワード線上（同一の行）に格納される。したがっ
て、マルチプレクサ１９は、入出力回路１７から与えら
れる３２ビツトのデータＡ及びデータＢを撮り分けて、
メモリセルアレー２１のそれぞれのｇＡｂＡに与える。
一方、第２のポートの入出力回路は、３つの入出力回路
から構成されており、それぞれの入出力回路は、データ
処理部１５に接続され、データ処理部１５と２ポートメ
モリ１１とのデータの入出力を行なうものである。３つ
の入出力回路は、ベースアドレスの情報を入出力する３
２ビツト幅のベースアドレス入出力回路２７と、属性の
情報を入出力する８ビット幅の属性入出力回路２９と、
領域のサイズの情報を入出力する２４ビツト幅のサイズ
入出力回路３１とからなる。それぞれの入出力回路が入
出力するそれぞれの情報は、第６図に示したように、メ
モリ空間を領域分割する際に、データＡ及びデータＢか
ら得られるそれぞれのベースアドレスの情報、属性の情
報、領域のサイズの情報に対応したものである。これら
の入出力回路は、それぞれ独立してそれぞれに対応した
情報の入出力を行なうとともに、それぞれ同時に入出力
を行なう。このため、第１のポート側では、３２ビツト
幅のデータが一括して入出力されるのに対して、第２の
ボート側では、最大で６４ビツト幅のデータが一括して
入出力されることになる。
から構成されており、それぞれの入出力回路は、データ
処理部１５に接続され、データ処理部１５と２ポートメ
モリ１１とのデータの入出力を行なうものである。３つ
の入出力回路は、ベースアドレスの情報を入出力する３
２ビツト幅のベースアドレス入出力回路２７と、属性の
情報を入出力する８ビット幅の属性入出力回路２９と、
領域のサイズの情報を入出力する２４ビツト幅のサイズ
入出力回路３１とからなる。それぞれの入出力回路が入
出力するそれぞれの情報は、第６図に示したように、メ
モリ空間を領域分割する際に、データＡ及びデータＢか
ら得られるそれぞれのベースアドレスの情報、属性の情
報、領域のサイズの情報に対応したものである。これら
の入出力回路は、それぞれ独立してそれぞれに対応した
情報の入出力を行なうとともに、それぞれ同時に入出力
を行なう。このため、第１のポート側では、３２ビツト
幅のデータが一括して入出力されるのに対して、第２の
ボート側では、最大で６４ビツト幅のデータが一括して
入出力されることになる。
また、これらの入出力回路は、ビット再配列回路３３に
接続されている。
接続されている。
ビット再配列回路３３は、メモリセルアレー２１と接続
されており、メモリセルアレー２１に格納されたデータ
Ａ及びデータＢの計６４ビットのデータを、第６図に示
したように、ベースアドレスの情報と、領域のサイズの
情報と、属性の情報とに配列して、配列したそれぞれの
情報をそれぞれ対応した入出力回路に与える。さらに、
ビット再配列回路３３は、ベースアドレス入出力回路２
７と属性入出力回路２９及びサイズ入出力回路３１とか
らそれぞれの情報を受けて、それぞれの情報を上述した
のとは逆に、第６図に示すように、３２ビツト幅のデー
タ八とデータＢとに配列して、メモリセルアレー２１に
与える。
されており、メモリセルアレー２１に格納されたデータ
Ａ及びデータＢの計６４ビットのデータを、第６図に示
したように、ベースアドレスの情報と、領域のサイズの
情報と、属性の情報とに配列して、配列したそれぞれの
情報をそれぞれ対応した入出力回路に与える。さらに、
ビット再配列回路３３は、ベースアドレス入出力回路２
７と属性入出力回路２９及びサイズ入出力回路３１とか
らそれぞれの情報を受けて、それぞれの情報を上述した
のとは逆に、第６図に示すように、３２ビツト幅のデー
タ八とデータＢとに配列して、メモリセルアレー２１に
与える。
以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を、第２図（Ａ）乃至同図
（Ｆ）を用いて説明する。
おり、次にこの実施例の作用を、第２図（Ａ）乃至同図
（Ｆ）を用いて説明する。
ここで、この実施例の作用を、主記憶ｇＡ２１３に格納
されたデータを２ポートメモリ１１を介してデータ処理
部１５に与えて所定の処理を行ない、処理されたデータ
を２ポートメモリ１１を介して主記憶線１１に与えて格
納する場合を一例として説明する。
されたデータを２ポートメモリ１１を介してデータ処理
部１５に与えて所定の処理を行ない、処理されたデータ
を２ポートメモリ１１を介して主記憶線１１に与えて格
納する場合を一例として説明する。
まず、記憶装置１３に格納された３２ビツトのデータＡ
が、記憶装置１３からロードされ、ロードされたデータ
Ａが入出力回路１７を介してマルチプレクサ１９に与え
られると、第２図（Ａ）に示すように、データＡはマル
チプレクサ１９によって、メモリセルアレー２１のアド
レスデコーダ２３で指定されたアドレスに与えられて格
納される。
が、記憶装置１３からロードされ、ロードされたデータ
Ａが入出力回路１７を介してマルチプレクサ１９に与え
られると、第２図（Ａ）に示すように、データＡはマル
チプレクサ１９によって、メモリセルアレー２１のアド
レスデコーダ２３で指定されたアドレスに与えられて格
納される。
次に、データＢがデータＡと同様に主記憶装置１３から
ロードされて、マルチプレクサ１９により、第２図（Ｂ
）に示すように、メモリセルアレー２１のデータＡが格
納されたと同一のワード線上に与えられて格納される。
ロードされて、マルチプレクサ１９により、第２図（Ｂ
）に示すように、メモリセルアレー２１のデータＡが格
納されたと同一のワード線上に与えられて格納される。
メモリセルアレー２１に格納されたデータＡ及びデータ
Ｂは一括して読出されてビット再配列回路３３に与えら
れ、ビット配列回路３３により、第２図（Ｃ）に示すよ
うに、３２ビツト幅のベースアドレスと８ビット幅の属
性と２４ビツト幅の領域のサイズとのそれぞれの情報を
表わすように配列されて、処理を必要とする情報がそれ
ぞれに対応した入出力回路を介してデータ処理部１５に
与えられる。
Ｂは一括して読出されてビット再配列回路３３に与えら
れ、ビット配列回路３３により、第２図（Ｃ）に示すよ
うに、３２ビツト幅のベースアドレスと８ビット幅の属
性と２４ビツト幅の領域のサイズとのそれぞれの情報を
表わすように配列されて、処理を必要とする情報がそれ
ぞれに対応した入出力回路を介してデータ処理部１５に
与えられる。
データ処理部１５で処理が終了して、再びデータを主記
憶装置１３に格納する場合には、格納を必要とする情報
が対応する入出力回路を介してビット再配列回路３３に
与えられ、第２図（Ｄ）に示すように、３２ビツトのデ
ータＡ及びデータＢに配列されメモリセルアレー２１に
書込まれる。
憶装置１３に格納する場合には、格納を必要とする情報
が対応する入出力回路を介してビット再配列回路３３に
与えられ、第２図（Ｄ）に示すように、３２ビツトのデ
ータＡ及びデータＢに配列されメモリセルアレー２１に
書込まれる。
書込まれたデータＡは、第２図（Ｅ）に示すように、マ
ルチプレクサ１９及び入出力回路１７を介して主記憶装
置１３に与えられてストアされる。
ルチプレクサ１９及び入出力回路１７を介して主記憶装
置１３に与えられてストアされる。
次いで、第２図（Ｆ）に示すように、データＢもデータ
Ａと同様に主記憶装置１３に与えられてストアされる。
Ａと同様に主記憶装置１３に与えられてストアされる。
このように、上述した一連の動作は、第２図（△）乃至
同図（Ｆ）に示したように、データＡのロード（第１ス
テツプ）、データＢのロード（第２ステツプ）、データ
Ａ及びデータＢのメモリセルアレー２１からの読出しと
配列（第３ステツプ）、データの処理（第４ステツプ）
、データ処理部１５から与えられるデータの配列とデー
タＡ及びデータＢのメモリセルアレー２１への書込み（
第５ステツプ〉、データＡのストア（第６ステツプ）、
データＢのストア（第７ステツプ）の計７ステツプで行
なわれることになる。
同図（Ｆ）に示したように、データＡのロード（第１ス
テツプ）、データＢのロード（第２ステツプ）、データ
Ａ及びデータＢのメモリセルアレー２１からの読出しと
配列（第３ステツプ）、データの処理（第４ステツプ）
、データ処理部１５から与えられるデータの配列とデー
タＡ及びデータＢのメモリセルアレー２１への書込み（
第５ステツプ〉、データＡのストア（第６ステツプ）、
データＢのストア（第７ステツプ）の計７ステツプで行
なわれることになる。
したがって、従来では、同様な動作が１１ステツプを要
していたのに対して、この発明の実施例にあっては、７
ステツプで行なうことができるようになるため、データ
処理を高速に行なうことができるようになる。
していたのに対して、この発明の実施例にあっては、７
ステツプで行なうことができるようになるため、データ
処理を高速に行なうことができるようになる。
さらに、２ポートメモリの特性を生かして、第３図に示
すように、第１のボート側の入出力動作と、第２のポー
ト側の入出力動作を、並行して行なうようにすれば、デ
ータ処理をより一層高速に行なうことが可能となる。
すように、第１のボート側の入出力動作と、第２のポー
ト側の入出力動作を、並行して行なうようにすれば、デ
ータ処理をより一層高速に行なうことが可能となる。
なお、上述した実施例にあっては、２ポートメモリにつ
いて説明したが、これに限定されることはなく、２つ以
上のボートを備えた多ポートメモリであっても良いこと
は勿論である。
いて説明したが、これに限定されることはなく、２つ以
上のボートを備えた多ポートメモリであっても良いこと
は勿論である。
［発明の効果］
以上説明したように、この発明によれば、複数の入出力
部のうち少なくとも１つの入出力部で、他の入出力部を
介して入出力される情報の情報幅とは異なる情報幅の情
報を入出力するようにしたので、情報の入出力を高速に
行なうことが可能となり、情報処理の高速化に寄与する
多ポートメモリを提供することができる。
部のうち少なくとも１つの入出力部で、他の入出力部を
介して入出力される情報の情報幅とは異なる情報幅の情
報を入出力するようにしたので、情報の入出力を高速に
行なうことが可能となり、情報処理の高速化に寄与する
多ポートメモリを提供することができる。
第１図はこの発明の一実施例に係る２ポートメモリの構
成を示す図、第２図及び第３図は第１図に示す２ポート
メモリの動作説明図、第４図は従来の２ポートメモリの
一構成例を示す図、第５図及び第６図は第１図及び第４
図に示す２ポートメモリの入出力データの構成を示す図
である。 １１・・・２ポートメモリ １７．２７．２９．３１・・・入出力回路２１・・・メ
モリセルアレー
成を示す図、第２図及び第３図は第１図に示す２ポート
メモリの動作説明図、第４図は従来の２ポートメモリの
一構成例を示す図、第５図及び第６図は第１図及び第４
図に示す２ポートメモリの入出力データの構成を示す図
である。 １１・・・２ポートメモリ １７．２７．２９．３１・・・入出力回路２１・・・メ
モリセルアレー
Claims (2)
- （１）複数の入出力部を備え、格納された異なる情報に
対して前記複数の入出力部毎に並行して入出力が行なわ
れる多ポートメモリにして、 前記複数の入出力部のうち少なくとも１つの入出力部は
、他の入出力部を入出力する情報の情報幅とは異なる情
報幅の情報を入出力することを特徴とする多ポートメモ
リ。 - （２）前記複数の入出力部のうち少なくとも１つの前記
入出力部は、与えられた情報の配列を変更する配列手段
を備えていることを特徴とする請求項１記載の多ポート
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142410A JPH023163A (ja) | 1988-06-09 | 1988-06-09 | 多ポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142410A JPH023163A (ja) | 1988-06-09 | 1988-06-09 | 多ポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023163A true JPH023163A (ja) | 1990-01-08 |
Family
ID=15314692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142410A Pending JPH023163A (ja) | 1988-06-09 | 1988-06-09 | 多ポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023163A (ja) |
Cited By (8)
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1988
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