JPS62204563A - 絶縁ゲ−ト電界効果型半導体装置 - Google Patents
絶縁ゲ−ト電界効果型半導体装置Info
- Publication number
- JPS62204563A JPS62204563A JP61047721A JP4772186A JPS62204563A JP S62204563 A JPS62204563 A JP S62204563A JP 61047721 A JP61047721 A JP 61047721A JP 4772186 A JP4772186 A JP 4772186A JP S62204563 A JPS62204563 A JP S62204563A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- interconnection layer
- polycrystalline silicon
- layer
- protective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野ン
本発明は絶縁ゲート電界効果型半導体装置に関し、特に
その入力保護回路の改良に係る。
その入力保護回路の改良に係る。
（従来の技術）
絶縁ゲート電界効果型半導体装置、例えばＭＯ３型半導
体装置では、ビンを通して外部から印加される過大電圧
や過大電流から内部の回路素子を保護するために、入力
保護回路が設けられている。
体装置では、ビンを通して外部から印加される過大電圧
や過大電流から内部の回路素子を保護するために、入力
保護回路が設けられている。
第゛ロシ′図は、従来のＭＯ８型半導体装置における入
力保護回路部分を示すパターン平面図である。
力保護回路部分を示すパターン平面図である。
同図において、１はアルミニウム膜をパターン平面図し
て形成されたボンディングパッドである。
て形成されたボンディングパッドである。
該ボンディングパッドの下には、シリコン基板に形成さ
れた拡散配線層２が配置されている。この両者の間には
、前記シリコン基板の全面を覆う層間絶縁膜が全面に介
在され、ボンディングバンド−はコンタクトホールを介
して拡散配線層２に接続されている。拡散配線層２は図
示しない回路素子領域近傍まで延設され、他の配線によ
りＭＯ８層２はシリコン塞板とは逆導電型の不純物領域
で、シリコン基板との間でダイオードを構成している。
れた拡散配線層２が配置されている。この両者の間には
、前記シリコン基板の全面を覆う層間絶縁膜が全面に介
在され、ボンディングバンド−はコンタクトホールを介
して拡散配線層２に接続されている。拡散配線層２は図
示しない回路素子領域近傍まで延設され、他の配線によ
りＭＯ８層２はシリコン塞板とは逆導電型の不純物領域
で、シリコン基板との間でダイオードを構成している。
このダイオードは保護ダイオードと呼ばれ、ボンディン
グパッドに過大なサージ電圧が負荷されたときにブレー
クダウンして電流をシリコン基板に逃がし、ＭＯＳトラ
ンジスタのゲート電匝にサージがそのまま印加されてゲ
ート破壊が生じるのを大きなサージ電圧が負荷されると
、保護ダイオードの接合破壊を生じ、以後は拡散配線層
２が配線としての機能を失ってしまう。
グパッドに過大なサージ電圧が負荷されたときにブレー
クダウンして電流をシリコン基板に逃がし、ＭＯＳトラ
ンジスタのゲート電匝にサージがそのまま印加されてゲ
ート破壊が生じるのを大きなサージ電圧が負荷されると
、保護ダイオードの接合破壊を生じ、以後は拡散配線層
２が配線としての機能を失ってしまう。
第３図は従来用いられている池の入力保護回路を示すバ
アーン平面図である。この例では、ボンディングパッド
１を直接保護ダイオード２に接続せずに、両者の間に多
結晶シリコン層からなる高抵抗配線層３が介在されてい
る。該高抵抗配線層３はシリコン基板表面を覆う絶縁膜
上に形成され、一端部は前記拡散配線層２にダレクトコ
ンタクトされている。また、多結晶シリコン配線層２と
ボンディングパッド１との間には全面に層間絶縁膜が介
在され、ボンディングパッド１はコンタクトホールを介
して多結晶配線層３の他端部に接続されている。このよ
うに高抵抗配線層２を介在させることで、ボンディング
パッドに印加されたサージを鈍らせ、保護ダイオードの
接合破壊を防止している。
アーン平面図である。この例では、ボンディングパッド
１を直接保護ダイオード２に接続せずに、両者の間に多
結晶シリコン層からなる高抵抗配線層３が介在されてい
る。該高抵抗配線層３はシリコン基板表面を覆う絶縁膜
上に形成され、一端部は前記拡散配線層２にダレクトコ
ンタクトされている。また、多結晶シリコン配線層２と
ボンディングパッド１との間には全面に層間絶縁膜が介
在され、ボンディングパッド１はコンタクトホールを介
して多結晶配線層３の他端部に接続されている。このよ
うに高抵抗配線層２を介在させることで、ボンディング
パッドに印加されたサージを鈍らせ、保護ダイオードの
接合破壊を防止している。
ところが、第３図の入力保護回路ではボンディングパッ
ド１に負荷された全電荷が多結晶シリコン配線層を通り
、保護ダイオード２に達するまでは全く逃げ道がない。
ド１に負荷された全電荷が多結晶シリコン配線層を通り
、保護ダイオード２に達するまでは全く逃げ道がない。
このため、多結晶シリコン配線層３はその最も電荷集中
を生じる形状の部分で溶断を生じる欠点がある。この溶
断を防止する手段として、多結晶シリコン配線層３の断
面積を大きくして電荷密度を低減することが考えられる
。
を生じる形状の部分で溶断を生じる欠点がある。この溶
断を防止する手段として、多結晶シリコン配線層３の断
面積を大きくして電荷密度を低減することが考えられる
。
しかし、これにはチップサイズの増大を伴い、コスト的
に不利であるため実際には採用できない。
に不利であるため実際には採用できない。
（発明が解決しようとする問題点）
上記のように、従来の絶縁ゲート電界効果型半導体装置
における入力保護回路は、その耐久性を向上することが
困難で、最近のＭ Ｉ Ｌ用箔のように、従来よりも厳
しい測定条件での評価が一般化されつつある状況に適応
できない問題があった。
における入力保護回路は、その耐久性を向上することが
困難で、最近のＭ Ｉ Ｌ用箔のように、従来よりも厳
しい測定条件での評価が一般化されつつある状況に適応
できない問題があった。
本発明はかかる問題に鑑みてなされたもので、入力保護
回路を構成する抵抗および保護ダイオードが占めるパタ
ーン面積の増大を押えつつ、静電破壊に対する耐久性を
向上させることを技術的課題とするものである。
回路を構成する抵抗および保護ダイオードが占めるパタ
ーン面積の増大を押えつつ、静電破壊に対する耐久性を
向上させることを技術的課題とするものである。
［発明の構成］
（問題点を解決するための手段）
本発明による絶縁ゲート電界効果半導体装置は、第一導
電型の半導体基板と、該半導体基板に形成された第二導
電型の拡散配ｍ層と、該拡散配線層に接触してその上に
積層形成された導電体間！！層と、該導電体配線層を覆
う絶縁股上に形成され、且つコンタクトホールを介して
前記導電体配線層に接続されたボンディングパッドとを
具備し、前記導電体配線層が前記半導体基板の内部回路
領域に形成された絶縁ゲート電悼効果型トランジスタの
ゲート電極に接続されていることを特徴とするものであ
る。
電型の半導体基板と、該半導体基板に形成された第二導
電型の拡散配ｍ層と、該拡散配線層に接触してその上に
積層形成された導電体間！！層と、該導電体配線層を覆
う絶縁股上に形成され、且つコンタクトホールを介して
前記導電体配線層に接続されたボンディングパッドとを
具備し、前記導電体配線層が前記半導体基板の内部回路
領域に形成された絶縁ゲート電悼効果型トランジスタの
ゲート電極に接続されていることを特徴とするものであ
る。
本発明における前記導電体配線層としては多結晶シリコ
ン層が好ましいが、他の導電体層を用いてもよい。また
、前記導電体配線層は多層であってもよい。
ン層が好ましいが、他の導電体層を用いてもよい。また
、前記導電体配線層は多層であってもよい。
（作用）
本発明における入力保護回路では、ボンディングパッド
と内部回路素子との間に、導電体配線層からなる保護抵
抗および保護ダイオードを構成する拡散配線層とが並列
に介在されることになる。
と内部回路素子との間に、導電体配線層からなる保護抵
抗および保護ダイオードを構成する拡散配線層とが並列
に介在されることになる。
このため両者が相補的に作用してサージ耐圧が向上し、
保護抵抗の溶断や保護ダイオードの接合破壊を防止する
ことができる。
保護抵抗の溶断や保護ダイオードの接合破壊を防止する
ことができる。
しかも、保護ダイオードを構成する拡散配線層の直上に
ダイレクトコンタクトさせて保護抵抗を形成しているか
ら、従来の入力保護回路と同じ占有面積で実現でき、チ
ップサイズは同等増大しない。
ダイレクトコンタクトさせて保護抵抗を形成しているか
ら、従来の入力保護回路と同じ占有面積で実現でき、チ
ップサイズは同等増大しない。
（実施例）
第１図（Ａ）は本発明の一実施例における入力保護回路
部分のパターン平面図であり、第１図（Ｂ）は同図（Ａ
）のＢ−Ｂ線に沿う断面図である。これらの図において
、１１はＰ型シリコン基板である。該シリコン基板１１
の表面はフィールド酸化膜１２で覆われ、該フィールド
酸化膜は入力保護回路領域で選択的に開孔されている。
部分のパターン平面図であり、第１図（Ｂ）は同図（Ａ
）のＢ−Ｂ線に沿う断面図である。これらの図において
、１１はＰ型シリコン基板である。該シリコン基板１１
の表面はフィールド酸化膜１２で覆われ、該フィールド
酸化膜は入力保護回路領域で選択的に開孔されている。
この開孔された領域には、前記シリコン基板１１内にＮ
＋型の拡散配線層１３が形成されている。また、前記フ
ィールド酸化膜の同じ開孔領域内には、拡散配線層１３
に直接接触した状態でその上に多結晶シリコン層からな
る配線層１４が積層形成されている。この多結晶シリコ
ン配線層は層間絶縁膜として全面に堆積されたＣＶＤ−
８ｉ０２膜１５で胃われ、その上にはアルミニウム膜を
パターン平面図してボンディングパッド１６が形成され
ている。該ボンディングパッド１６は、コンタクトホー
ルを介して前記多結晶シリコン層１４の一端部に接続さ
れている。なお、拡散配線ＦＭ １３ ；Ｂよび多結晶
シリコン配線層１４は図示しない内部回路領域にまで延
設されてあり、且つ多結晶シリコン配線層の図示しない
他端部は内部回路を構成する〜１０Ｓトランジスタのゲ
ート電傅に接続されている。
＋型の拡散配線層１３が形成されている。また、前記フ
ィールド酸化膜の同じ開孔領域内には、拡散配線層１３
に直接接触した状態でその上に多結晶シリコン層からな
る配線層１４が積層形成されている。この多結晶シリコ
ン配線層は層間絶縁膜として全面に堆積されたＣＶＤ−
８ｉ０２膜１５で胃われ、その上にはアルミニウム膜を
パターン平面図してボンディングパッド１６が形成され
ている。該ボンディングパッド１６は、コンタクトホー
ルを介して前記多結晶シリコン層１４の一端部に接続さ
れている。なお、拡散配線ＦＭ １３ ；Ｂよび多結晶
シリコン配線層１４は図示しない内部回路領域にまで延
設されてあり、且つ多結晶シリコン配線層の図示しない
他端部は内部回路を構成する〜１０Ｓトランジスタのゲ
ート電傅に接続されている。
上記構成において、拡散配線層１３はその抵抗により保
護抵抗として殿能するだけでなく、シリコン基板１１と
の間のＰＮ接合により保護ダイオードとして機能する。
護抵抗として殿能するだけでなく、シリコン基板１１と
の間のＰＮ接合により保護ダイオードとして機能する。
また、前記多結晶シリコン配線層１４は自身の抵抗値に
より保護抵抗として機能する。この場合、保護抵抗１４
が保護ダイオード１３にダイレクトコンタクトされてい
るから、両者はボンディングパッド１６と内部回路との
間に並列に接続された形になっている。
より保護抵抗として機能する。この場合、保護抵抗１４
が保護ダイオード１３にダイレクトコンタクトされてい
るから、両者はボンディングパッド１６と内部回路との
間に並列に接続された形になっている。
この実施例において、ボンディングパッド１６に瞬間的
に過大電圧および過大電流が負荷されると、多結晶シリ
コン配線層１４を通ってサージ電流が流れる。しかし、
この多結晶シリコン配置層１４は拡散配線層１３にダイ
レクトコンタクトされているから、サージ電流に耐え切
れなくなる面に、電荷が拡散配５１層１３に逃げること
ができる。
に過大電圧および過大電流が負荷されると、多結晶シリ
コン配線層１４を通ってサージ電流が流れる。しかし、
この多結晶シリコン配置層１４は拡散配線層１３にダイ
レクトコンタクトされているから、サージ電流に耐え切
れなくなる面に、電荷が拡散配５１層１３に逃げること
ができる。
しかも、拡散配線層１３に流れ込んだ電荷は保護ダイオ
ードの作用で電荷を基板１１に逃げることができる。即
ち、上記実施例では多結晶シリコン配線層１４および拡
散配ＩＩ層１３からなる保護抵抗でサージ電流を抑えな
がら、保護ダイオード機能で電流を基板に吸収すること
になり、多結晶シリコン配置１１１１４と拡散配ＩｌＩ
層１３の両者が夫々の欠点を相互に補ってサージ耐圧を
向上することができる。
ードの作用で電荷を基板１１に逃げることができる。即
ち、上記実施例では多結晶シリコン配線層１４および拡
散配ＩＩ層１３からなる保護抵抗でサージ電流を抑えな
がら、保護ダイオード機能で電流を基板に吸収すること
になり、多結晶シリコン配置１１１１４と拡散配ＩｌＩ
層１３の両者が夫々の欠点を相互に補ってサージ耐圧を
向上することができる。
しかも、拡散配線層１３と多結晶シリコン配線層１４と
を同じ領域に積層して形成しているから、第２図および
第３図の従来の入力保護回路と殆ど同じ占有面積で形成
することができ、チップサイズの拡大を回避できる。
を同じ領域に積層して形成しているから、第２図および
第３図の従来の入力保護回路と殆ど同じ占有面積で形成
することができ、チップサイズの拡大を回避できる。
［発明の効果〕
以上詳）ホしたように、本発明によれば入力保護回路を
構成する抵抗および保護ダイオードが占めるパターン面
積の増大を押えつつ、静電破壊に対する耐久性を向上す
ることができ、絶縁ゲート電界効果型半導体装置の厳し
い検査基準に対応する上で顕著な効果が得られるもので
ある。
構成する抵抗および保護ダイオードが占めるパターン面
積の増大を押えつつ、静電破壊に対する耐久性を向上す
ることができ、絶縁ゲート電界効果型半導体装置の厳し
い検査基準に対応する上で顕著な効果が得られるもので
ある。
第１図（△）は本ｆｆｆｌ明の一実施例になるＭＯ８型
半導体装置における入力保護回路部分を示すパターン平
面図であり、第１図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿
う断面図、第２図および第３図は、夫々従来のＭＯ８型
半導体装置に採用されている入力保護回路部分のパター
ン平面図である。 １１・・・Ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・拡散配線層、１４・・・多結晶シリコ
ン配線層、１５−ＣＶＤ−８ｉ ０２膜、１６−・・ボ
ンディングパッド。 出願人代理人 弁理士 鈴江武彦 （Ａ） （Ｂ） 第１図 第２図 第３図
半導体装置における入力保護回路部分を示すパターン平
面図であり、第１図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿
う断面図、第２図および第３図は、夫々従来のＭＯ８型
半導体装置に採用されている入力保護回路部分のパター
ン平面図である。 １１・・・Ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・拡散配線層、１４・・・多結晶シリコ
ン配線層、１５−ＣＶＤ−８ｉ ０２膜、１６−・・ボ
ンディングパッド。 出願人代理人 弁理士 鈴江武彦 （Ａ） （Ｂ） 第１図 第２図 第３図
Claims (1)
- 第一導電型の半導体基板と、該半導体基板に形成された
第二導電型の拡散配線層と、該拡散配線層に接触してそ
の上に積層形成された導電体配線層と、該導電体配線層
を覆う絶縁膜上に形成され、且つコンタクトホールを介
して前記導電体配線層に接続されたボンディングパッド
とを具備し、前記導電体配線層が前記半導体基板の内部
回路領域に形成された絶縁ゲート電界効果型トランジス
タのゲート電極に接続されていることを特徴とする絶縁
ゲート電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047721A JPS62204563A (ja) | 1986-03-05 | 1986-03-05 | 絶縁ゲ−ト電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047721A JPS62204563A (ja) | 1986-03-05 | 1986-03-05 | 絶縁ゲ−ト電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62204563A true JPS62204563A (ja) | 1987-09-09 |
Family
ID=12783180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61047721A Pending JPS62204563A (ja) | 1986-03-05 | 1986-03-05 | 絶縁ゲ−ト電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330363A (ja) * | 1989-06-27 | 1991-02-08 | Fuji Electric Co Ltd | 入出力保護回路を備えた半導体集積回路装置 |
-
1986
- 1986-03-05 JP JP61047721A patent/JPS62204563A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330363A (ja) * | 1989-06-27 | 1991-02-08 | Fuji Electric Co Ltd | 入出力保護回路を備えた半導体集積回路装置 |
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