JPH0330363A - 入出力保護回路を備えた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、静電気やサージなどから内部回路を保護する
入出力保護回路を備えた半導体集積回路装置に関し、特
に、入出力保護回路自身を保護する構造に関する。

〔従来の技術〕

シリコン基板上にトランジスタやダイオードなどを多数
形成し、それらを互いに接続することによって構成され
る半導体集積回路は、デバイスサイズの縮小化に伴いそ
の構成も複雑化して来ている。デバイスサイズが縮小化
すると、例えばＭＯ５ＦＥＴ　（絶縁ゲート電界効果型
トランジスタ）の場合、スケーリング則によってゲート
酸化膜の厚さが薄くなり、またソース・ドレインの接合
深さが浅くなる。かかる場合、外部入出力に対する耐圧
の低下が問題となる。すなわら、ゲート酸化、ｌＩ！！
！が薄くなるに伴い、絶縁破壊により人力耐圧が低下す
る。またソース・ドレインの接合深さが浅くなるに伴い
、接合面での曲率が急峻になるたｔ１接合耐圧が低下し
、ソース・ドレインを出力端として使う場合、その耐圧
が低下する。このような耐圧低下は静電気又はサージに
対して問題となる。

静電気による破壊は、帯電した人体が半導体素子やその
入出力端子に直接触れた際やパッケージ後の物体摩擦に
より生じた静電気が帯電した際に、高電圧が瞬間的に入
出力端子に印加することによって発生する。

そこで、従来の半導体集積回路装置には人力段や出力段
に異常電圧の印加を防止する入出力保護回路が設けられ
ている。

第７図（ａ）はＭＯ３ＦＥＴ回路に適用された人力（釆
護回路１と出力保護回路２を示し、第７図（ｂ）はｐｎ
ｐバイ、ドーラトランジスタ回路に適用された人力保護
回路３を示す。いずれの保護回路１．２３も、内部回路
の入出力を電源間に挿入された電圧制限ダイオードＤ１
〜Ｄ６と、その入出力と入出力端子ｌＮ１０ＵＴ間に挿
入された電流制限抵抗Ｒ，−Ｌとを（侑えるものである
。なお、第７図（１））中の破線で図示のダイオードＤ
Ｓ、　　Ｄ、は寄生ダイオードである。この保護回路１
，２．３においては、デバイス動作基準の人力、出力電
圧範囲以上の異常電圧が入出力端ｌＮ１０ＵＴに印加し
た場合、電圧制限ダイオードＤ１〜Ｄ、によって過剰電
圧分を電源側（接地側を含む）へバイパスして入出力に
対する異常電圧の印加が防止されると共に、その電圧制
限ダイメートＤ１〜Ｄ６の過剰電圧をバイパスする際に
流れる貫通電流は電流制限抵抗Ｒ１〜Ｒ１によって制限
され、貫通電流に伴う発熱によるダイオードの接合破壊
が防止される。この電流制限抵抗Ｒ，−Ｌとしては、拡
散抵抗を用いる場合（この場合は寄生的にダイオードを
付加することができる）と多結晶シリコン抵抗を用いる
場合が知られている。

〔発明が解決しようとする課題〕

しかしながら、上記の入出力（ｉｄ　８１回路にあって
は、貫通電流を抑制するために電流制限抵抗Ｒ〜Ｒ０の
抵抗値を大きくすると、回路上応答速度が遅くなる。逆
に応答速度を速くするために電流制限抵抗Ｒ１〜Ｒ３の
抵抗値を小さくすると、貫通電流を減少させることがで
きず、発熱によるダイオードＤ、−Ｄ６の接合破壊のみ
ならず、電流制限抵抗Ｒ１〜Ｒ１自体が発熱により破壊
され、入出力端子ｌＮ１０ＵＴど内部回路が分離されて
、事実上回路の永久破壊を起こす。

そこで、本発明の課題は、第１に比較的に大きな貫通電
流が流れても電流制限抵抗自体の発熱破壊を防止し、第
２に、電圧制限ダイオード自体の接合破壊を低減するこ
とにより、回路応答速度を低下させることがな（、入出
力保護回路自身の耐破壊性を向上させた入出力保護回路
を備えた半導体集積回路装置を提供することにある。

〔課題を解決するための手段〕

上記課題を解決するために、本発明の講じた手段は、第
１に、入出力保護回路の電流制限抵抗を第１の抵抗とこ
れに並列の第２の抵抗とで構成し、第２の抵抗の抵抗値
を第１の抵抗のそれに比して低くすると共に、第２の抵
抗を高融点金属とシリコンの化合物たる高融点シリサイ
ド抵抗膜としたものである。また本発明の講じた第２の
手段は、上記第１の抵抗を拡散抵抗層として電圧制限ダ
イオードの一方の導電型領域とした場合において、上記
第２の抵抗たる高融点シリサイド抵抗膜をその拡散抵抗
層上に蛇行形成したものである。更に第３の手段は、第
１の抵抗が絶縁膜上に蛇行形成された多結晶シリコン抵
抗膜である場合において、上記第２の抵抗たる高融点シ
リサイド抵抗膜をその多結晶ンリコン低抗膜上に沿って
被覆形成したものである。加えて本発明の講じた第４の
手段は、電圧制限ダイオードを構成するｐｎ接合の間に
いずれか一方の導電型の低濃度領域を設けたものである
。

〔作用〕

第１の手段によれば、入出力端子に異常電圧が印加され
た場合、並列接続の第１の抵抗と第２の抵抗を介して貫
通電流が電圧制限ダイオードを流れる。第２の抵抗の抵
抗値が第１の抵抗のそれに比して低いので、貫通電流の
多（は第２の抵抗を介して流れが、第２の抵抗が高融点
金属とシリコンの化合物たる高融点シリサイド抵抗膜で
、耐熱性のあることから、貫通電流による発熱量が多い
場合でも第２の抵抗の破壊危険性が軽減する。

第２の手段においては、高融点シリサイド抵抗膜たる第
２の抵抗が電圧制限ダイオードの一方の導電型領域を第
１の抵抗とする拡散抵抗層上に蛇行形成されていること
から、高融点シリサイドが低抵抗率でありながら、所定
の抵抗値に比較的自由に設定することができ、且つ第２
の抵抗の占有面積の縮小化が図れる。

第３の手段においては、占有面積の縮小化を図るべく、
絶縁膜上に蛇行形成された第１の抵抗たる多結晶シリコ
ン抵抗膜上に、これに沿って高融点シリサイド抵抗膜た
る第２の抵抗が被覆形成されているので、第１の抵抗の
溶断やクランクが生じた場合でも、フェールセーフ的に
第１の抵抗を覆う第１の抵抗が貫通電流を吸収する形で
バイパスするので、電流；（ｉ１川用低抗全体としては
永久破壊までには至らない。

更に第４の手段によれば、電圧制限ダイオードのｐｎ接
合の間に低濃度領域が介在していることから、接合面で
の電界強度が緩和され、Ｔｉ流集中が起こりにりく、接
合破壊が防止されると共に、低濃度領域自体が抵抗性を
有するので、貫通電流を抑制することができる。

〔実施例〕

次に、本発明の実施例を添付図面に基づいて説明する。

第１図（ａ）は本発明の第１実施例に係る入出力保護回
路の半導体構造を示す縦断面図である。

同図中、ｎ型半導体基板１０上にフィールド酸化膜１１
の非形成領域には電圧制限ダイオードのアノード領域と
拡散抵抗層とを兼用するｐ型拡散層１２が形成されてい
る。そしてこのｐ型拡散層１２上によ、高融点金属とシ
リコンの化合物たる高融点シリサイド抵抗膜１３が形成
されている。高融点シリサイド抵抗膜１３の一端はコン
タクト孔にて導電接触するアルミニウム配線１８ａを介
して入出力端子ｌＮ１０ＵＴに接続されており、その他
端はコンタクト孔にて導電接触するアルミニウム配線１
８ｂを介して内部回路に接続されている。なお、１４は
層間絶縁膜で、１５はバンシベーション膜である。

かかる入出力保護回路の等価回路は、第１図ら）に示す
如く、内部回路の入出力１６と電源Ｖ　Ｄ　Ｄとの間に
挿入された電圧制限ダイオードＤ（アノード領域がｐ型
拡散層１２で、カソード領域がｎ型半導体基板１とで構
成される）と、入出力１６と入出力端子ｌＮ１０ＵＴと
の間に挿入された高抵抗としてのｐ型拡散層１２及びこ
れに並列の低抵抗としての高融点シリサイド抵抗膜１３
を備えるものである。

本実施例においては、高融点シリサイド抵抗膜１３の抵
抗値が約１Ω程度で、ｐ型拡ｖＩ１．層１２の抵抗値が
３０〜１００Ωとされている。　したがって電流制限抵
抗としての並列合成抵抗の抵抗値はほぼｐ型拡牧層１２
の抵抗値に近い幀となる。このため大きな値の抵抗値で
貫通電流を制限することができると共に、その貫通電流
の大部分は高融点ノリサイド抵抗膜１３を介して流れる
ため、ジュールエネルギーの大部分は高融点ノリサイド
抵抗膜１３にて消費される。これにより、高融点／リサ
イド抵抗膜１３が発熱するが、もともと高融点材料で構
成されているので、シリコン系の抵抗又は接合の如くの
溶断、破壊等には至らず、電流制限抵抗の異常電圧の印
加に対する耐熱性が向上する。

次に上記入出力保護回路構造の！！造方法を第２図を参
照しつつ説胡する。まず、ｎ型半導体基板１０の表面上
に窒化シリコン（Ｓ１３Ｎ４）　膜を全面形成した後、
第２図（ａｌに示す如く、バクーニングにより不純物導
入を行う領域のみに選択酸化マスクとしての窒化シリコ
ンマスク２０を残しその余を除去する。その後、ウニｙ
　ｌ・又はパイロジェニック酸化により、第２図（ｂ）
に示す如く、フィールド酸化膜１１を厚さ約１μｍ程・
度に形成する。　このとき窒化シリコンマスク２０直下
では酸化反応が抑制されている。その後、窒化シリコン
マスク２０を除去し、次にＢ責ボロン）イオンを打ち込
む。このときのドーズ１は後に形成される電圧制限ダイ
オードＤの順方向オン電圧、逆方向降伏電圧やｎ型拡散
層１２の抵抗値を考慮した上で決定される。次に、拡散
炉で９００〜１０００℃の熱処理を施し、第２図ＦＣ）
に示す如く、拡散抵抗及びアノード領域としてのｎ型拡
散層１２を形成する。次に、同一基板上に他のデバイス
を形成する種々のプロセスを施す。この過程において、
ｎ型拡散層１２上の領域については酸化工程が行われて
も良いが、不純物導入が行われないよう酸化膜又はレジ
ストにて覆われる必要がある。各種デバイスの形成後は
アルミニウム被着工程前に層間絶縁膜を厚さ１０００〜
２０００人程度に薄く全面形成する。その後、ｐ型拡散
領域１２上の領域のみの酸化膜及び層間絶縁膜をバター
ニングによりエツチング除去し、ｎ型拡散層１２を露出
させる。

次に、高融点金属を全面形成する。この場合、蒸着又は
スパンタリング法が用いられ、高融点金属としてはＴａ
、　Ｔｉ、　Ｗ、　Ｎｉ、　ｌＡｏ、　Ｐｔ、　Ｐｄな
どが用いられる。なお、Ｗ、！、Ｉｏの場合には、これ
らをハロゲン化合物のガスにしてＣＶＤ法で分解するこ
とにより、選択堆清させることが可能である。高融点金
属の被着後は３００〜８（］０℃で熱処理を行う。

但しＭｏの場合は約１２００℃で熱処理を行う。これに
より高融点金属膜のうらｎ型拡散層１２上の金属のみが
下地のシリコンと反応して化合物たる高融点シリサイド
膜が形成される。一方、層間絶縁膜上の金属は前記の温
度条件では熱処理によっても変化けず、金属のまま残る
。このようにして形成された高融点シリサイドは耐熱性
に優れ、融点も１５００〜２０００℃でシリコンのそれ
に比して高い。また高融点シリサイド膜は耐薬品性にも
優れており、ＨＦ＋ＨＮＯ３，Ｈ２ＳＯ１＋Ｈ，［１，
などの混酸にのみエツチングされるだけである。そこで
、１１Ｃ１のような酸で上記のウェハーを処理すると、
第２図（ｄ）に示すように、ｐ型拡牧層１２上以外の金
属膜のすべてがエツチング除去され、層間絶縁膜１４ａ
が露出すると共に、ｎ型拡散層１２上のみに高融点シリ
サイド抵抗膜１３が残る。シリサイド抵抗膜１３の組成
は熱処理時間によって変化する。高融点金属とシリコン
の組成比を変えることによってシリサイド抵抗膜１３の
比抵抗を変化させることができるが、嘆の安定性を考え
た場合、高融点金属対シリコンの割合は０．５程度が好
ましい。

次に、第２図（ｅ）に示すように、ウェハー全面に再び
層間絶縁膜１４を形成する。その後、バターニング２　
エツチングによりアルミニウム配線用のコンタクト孔を
開口する。高融点シリサイド抵抗膜１３上にも、これを
抵抗として使用すべく、コンタクト孔を開ける。次に、
アルミニウム又はアルミニウムとシリコンの合金膜を全
面形成し、第２図（ｆ）に示す如く、所望のパターンに
バターニング。

エツチングしてアルミニウム配線１８ａ、１８ｂを形成
し、しかる後、窒化シリコン（Ｓ１３Ｎ４）　膜などの
ハノンベーション膜１５を全面に形成する。なお、上記
の入出力保護回路構造の形成は内部回路の形成プロセス
と同時に行うことができる。

第３図（ａ）は本発明の第２実施例に係る入出力保護回
路の半導体構造を示す縦断面図で、第３図（ｂ）は同構
造の平面図である。なお、第３図において第１図に示す
部分と同一部分には同一参照符号を付し、その説明は省
略する。この実施例は正負の異常電圧に対して内部回路
を保護すべき入出力保護回路を示し、ｎ型半導体基板ｌ
Ｏ上にはｎ型拡散層１２とｐウェル層２１内のｎ型拡散
層２２が形成されている。ｎ型拡散層１２とｎ型半導体
基板１０の接合は第３図（Ｃ）に示す等価回路における
電流制限ダイオードＤ、を構成しており、　ｐウェル層
２１とその中のｎ型拡散層２２の接合は第３図（Ｃ）中
の電流制限ダイオードＤ２を構成している。なお、ｎ型
半導体基板１０は　ｎ゛コンタクト領域１０３及びアル
ミニウム配線１０ｂを介して電源ｖ１．ｌＤに接続され
ており、またｐウェル層２１は　ｐ“コンタクト領域２
１ａ及びアルミニウム配線２１ｂを介して電源３．に接
続されている。ｐ型拡散領域１２とｎ型拡攻領域２２と
は厚さ約１μｍ程度のフィールド酸化膜１１によって互
いに分離されている。ｎ型拡散層１２」二には第３図（
ｂ）に示す如くの蛇行した高融点シリサイド抵抗膜２３
が形成されており、またｎ型拡散層２２上にも蛇行した
高融点シリサイド抵抗膜２４が形成されている。ここで
、シリサイド膜は約数〜数十Ω／口のシート抵抗を有す
るため、電流制限抵抗として必要な３０Ω〜１０００Ω
の値を得るには、形状としである程度の長さが必要とな
る。そこで、高融点シリサイド抵抗膜２３．２４の形状
は蛇行したパターンとされている。

ｐ型拡牧層１２上の高融点シリサイド抵抗膜２３の一端
は層間絶縁膜１４上のアルミニウム配置１８ａを介して
入出力パッド２５に接続されており、その他端はアルミ
ニウム配線２６を介してｎ型拡散層２２上の高融点シリ
サイド抵抗膜２４の一端に接続されている。また高融点
シリサイド膜２４の他端はアルミニウム配線２７を介し
て内部回路に接続されている。

このような構造の入出力保護回路は等偏向に第３図（Ｃ
）に示すように表わされる。すなわち、入出力１６と電
＃Ｖｓｓ、　　ＶＩｌ’Ｄとの間には電圧制限ダイオー
ドＤ１．Ｄａが挿入されており、また入出力１６と入出
力端子ｌＮ１０ＵＴとの間には、拡散抵抗としてのｎ型
拡散層１２．ｎ型拡散層２２と高融点シリサイド抵抗膜
２３．２４との並列抵抗が挿入されている。ここで電圧
制限ダイオードＤ、Ｄ２を構成するｐ型拡；ｉｋ層１２
．ｎ型拡散層２２は数百〜数千Ω／口のシート抵抗を有
し、ダイオードの形状を考慮すると、数百〜数千Ωの抵
抗値となる。貫通電流を制限すべき電流制限抵抗として
の並列抵抗は、３０〜１００Ωの高融点シリサイド抵抗
膜２３．２４と数百〜数千Ωの拡散抵抗たるｎ型拡散層
１２．ｎ型拡散層２２とで構成されているため、入出力
バッド２５に異常電圧が印加された場合、貫通電流の大
半が高融点シリサイド抵抗膜２３．２４に分流され、発
熱を伴うエネルギー消費が行われるが、この高融点シリ
サイド抵抗膜２３．２４はもともと耐熱性が高いため、
発熱により溶断破壊されることはない。拡散抵抗として
のｎ型拡散層１２．ｎ型拡散層２２上の高融点シリサイ
ド抵抗膜２３．２４の形成は、第１実施例と同様に、ホ
ト工程を追加することなく実現でき、また拡散層１２．
２２上に重畳したものであるから、シリサイド抵抗膜２
３．２４の追加形成は占有面積の増大を招かずに済み、
集積度の向上を保持しつつ、入出力保護回路自体の溶断
による永久破壊を防止することができる。

第４図（ａ）は本発明の第３実施例に係る入出力保護回
路の半導体構造を示す縦断面図で、第４図（ｂ）は同構
造の平面図である。

この実施例は、電流制限抵抗たる並列接続抵抗の一方と
して多結晶シリコン抵抗膜３０を用い、他方の抵抗とし
てはその多結晶シリコン抵抗膜３０上に沿ってこれを覆
う高融点シリサイド抵抗膜３１を用いたものである。ｎ
型半導体基板１０上のフィールド酸化膜３３上には第４
図（ｂ）に示す蛇行した多結晶シリコン抵抗１１ｊ！３
０が形成されている。この多結晶シリコン抵抗膜３０は
内郭回路の各種デバイスの形成時、例えばＭＯＳＦＥＴ
のゲート電極の形成過程と同時に形成される。多結晶ノ
リコン自体は数十Ω／口のシート抵抗であるため、電流
制限抵抗としての必要な抵抗値は３０〜１０００Ω程度
であるため、抵抗値を増大させる目的で蛇行するパター
ンとされている。蛇行した多結晶シリコン抵抗膜３０・
上には高融点シリサイド抵抗膜３１が被覆形成されてい
る。この高融点シリサイド抵抗膜３１の形成は、前述の
実施例と同様に、多結晶シリコン抵抗膜３０を含めた全
面に高融点金属を蒸着又はスパッタにより被着するか、
あるいはＣＶＤ法によりコンタクト孔及び多結晶シリコ
ン抵抗膜３０上にのみ高融点金属を選択的に堆積させ、
そして熱処理を加えてシリサイド化し、コンタクト孔及
び多結晶シリコン抵抗膜３０上以外の金属膜をエツチン
グ除去する。

このような電流制限抵抗は第４図（Ｃ）に示すように多
結晶シリコン抵抗膜３０と高融点シリサイド抵抗膜３１
との並列合成抵抗となる。高融点シリサイド抵抗膜３１
は多結晶シリコン抵抗膜３０に比べ、シート抵抗が同等
ないし５割程度低い値をもつ。したがって、耐熱性の高
い高融点シリサイド抵抗膜３１に流れる貫通電流は多結
晶シリコン抵抗膜に流れるそれと同等又はそれ以上であ
る。なお、並列合成抵抗値は単独抵抗値より小さくなる
ので、その合成抵抗値が所望の値となるように、抵抗膜
の形状を調節したり、又は多結晶シリコン抵抗膜３０上
に高融点シリサイド抵抗膜を不連続に形成しても良い。

その場合、蛇行した多結晶シリコン抵抗膜３０の屈曲部
に高融点シリサイド抵抗膜を形成することが好ましい。

このように、従来の多結晶シリコン膜のみを電流制限抵
抗とする場合に比して、貫通電流による溶断に対して余
裕ある構造となる。

粒界の不連続等の理由により多結晶シリコン抵抗膜３０
がクラックの生じ易くなっている状態では、異常電圧の
印加によって多結晶シリコン抵抗膜３０が溶断し易くな
る。しかし本実施例においては、高融点シリサイド抵抗
膜３１が多結晶シリコン抵抗膜３０を被覆しているので
、多結晶シリコン欠陥部での電界集中が軽減されると共
に、仮に溶断したとしても、溶断して相離れた多結晶シ
リコン同士が高融点シリサイド抵抗膜３１を介して電気
的に導通した状態のままであるから、永久破壊には至ら
ない利点がある。

第５図は本発明の第４実施例に係る入出力保護回路の半
導体構造を示す縦断面図である。この実施例は、フィー
ルド酸化Ｉｌ！！　１１上の多結晶ノリコン抵抗膜３０
を被覆する高融点シリサイド抵抗膜３１と、ｐ型拡牧層
１２及びｎ型拡攻層２２上の高融点ノリサイド抵抗膜２
３．２４を併有するものである。多結晶シリコン抵抗膜
３０上の高融点シリサイド抵抗膜３１の抵抗１直が充分
には確保できずそれを流れる１Ｘｊ通電流が過大である
場合、拡散層１２．２１上の高融慨シリサイド抵抗膜２
３．２４の直列付加によって５電通電流を抑制すること
ができ、貫通電流による永久破壊を効果的に防止できる
。

第６図（ａ）は本発明の第５実施例に係る人力保護回路
の半導体構造の縦断面図である。

この実施例は、第３図（ａ）に示す第２実施例において
、電圧制限ダイオードを構成するｎ型半導体基板１０と
ｐ型拡牧層１２とのｐｎ接合の間に低濃度ｐ型拡牧層４
１を挿入すると共に、ｐウェル層２１とｎ型拡牧層２２
とのｐｎ接合の間に低濃度ｎ型拡散層４２を挿入したも
のである。例えば、低濃度ｐ型拡散層４１は第６図ら）
に示す如くｐ型拡散層１２を包囲するような平面パター
ンを採用しても良いし、第６図（Ｃ）に示す如く、接合
の永久破壊を起こし易いｐ型拡牧層１２のコーナ部を覆
うような平面パターンを採用しても良い。このような低
濃度ｐ型拡散層４１及び低濃度ｎ型拡牧層４２の介在に
よって、異常電圧の印加により電圧制限ダイオードに貫
通電流が流れる場合、ｐｎ接合面での電界集中が緩和さ
れ、電流集中が起こりにくくなり、電圧制限ダイオード
自体の破壊が防止される。また低濃度のｐ型拡散層１２
及びｎ型拡散層２２自体が一種の抵抗として機能するた
め、貫通電流自体を抑制する効果がある。

〔発明の効果〕

以上説明したように、本発明は、入出力と入出力端子間
に挿入された電流制限抵抗として第１の抵抗と第２の抵
抗とよりなる並列合成抵抗とし、第２の抵抗の抵抗値を
第１の抵抗のそれに比して低くし、しかも第２の抵抗を
高融点シリサイド抵抗膜として形成した点に特徴ををす
るものであるから、次の効果を奏する。

■異常電圧の印加に伴う貫通電流を耐熱性のある高融点
シリサイド抵抗膜に多（分流させることができるので、
回路応答速度を低下させずに貫」電流に伴う発熱による
電流制限抵抗自体の破壊を防止できる。

■第１の抵抗が電圧制限ダイオードの一方の導電型領域
として兼用される拡販抵抗層で、しかも第２の抵抗がそ
の拡散抵抗層上に蛇行形成されている場合にあっては、
入出力保護回路の作り込み占有面積を縮小化することが
できる。

■また、第１の抵抗が絶縁膜上に蛇行形成された多結晶
シリコン抵抗膜で、高融点ソリサイドたる第２の抵抗が
多結晶シリコン抵抗膜に沿ってこれを被覆している場合
にあっては、多結晶シリコン抵抗膜がクランク等の発生
により溶断したときにも、高融点金属シリサイド抵抗膜
が相離れた多結晶シリコン同士を導通さ仕ているので、
フェールセーフ的に永久破壊には至らずに済み、信頼性
の向上に寄与する。

■電圧制限ダイオードのｐｎ接合間にいずれか−方の導
電型の低濃度領域が形成されている場合にあっては、ｐ
ｎ接合の電界集中を緩和でき、接合破壊耐圧の向上が図
れると共に、その低濃度領域自体が抵抗性を有する点か
ら、貫通電流の抑制効果も発揮される。

【図面の簡単な説明】

第１図（ａ）は本発明の第１実施例に係る入出力保護回
路の半導体構造を示す縦断面図で、第１図（ｂ）よ同入
出力保護回路の等価回路図である。 第２図（ａ）乃至（ｆ）は同入出力保護回路の半導体構
造の製造プロセスを説明するための縦断面図である。 第３図（ａ）は本発明の第２実施例に係る入出力保護回
路の半導体構造を示す縦断面図で、第３図（ｂ）は同構
造の平面図であり、第３図（Ｃ）は同入出力保護回路の
等価回路図である。 第４図（ａ）は本発明の第３実施例に係る入出力保護回
路の半導体構造を示す縦断面図で、第４図（ｂ）は同構
造の平面図であり、第４図（Ｃ）は同入出力保護回路の
等価回路図である。 第５図は本発明の第４・実施例に係る入出力保護回路の
半導体構造を示す縦断面図である。 第６図（ａ）は本発明の第５実施例に係る入出力保護回
路の半導体構造を示す縦断面図で、第６図（ｂ）、（Ｃ
）は夫々同構造における低濃度ｐ型拡牧層の平面バクー
ンを示す平面図である。 第７図（ａ）はＭＯＳ　Ｆ　ＥＴ回路に適用された人力
保護回路及び出力保護回路を示す回路構成図で、第７図
（ｂ）はＰＮＰ　）ランジスタ回路に適用された人力保
護回路を示す回路構成図である。 １０−　ｎ型半導体基板、１１．３３　　フィールド酸
化膜、１２−　ｐ型拡散層（拡攻抵抗層、アノード領域
）、１３、２３．２４．３１　　高融点シリサイド抵抗
膜、１４１間＠ｂｌ嘆、１５　　パッシベーション膜、
２１　ｐウェル層、２２−　ｎ型拡牧層（拡散抵抗層、
カソード領域）、３０　　多結晶シリコン抵抗膜、４１
　　低濃度Ｖｏ。 第　１　図 篤２区 ２５５入出力バラ （Ｃ） 第 図 第 区 Ｘ３０　多結晶シリコン抵初コ漠 と、。 第 図 第 ヌ

Claims (1)

1. 【特許請求の範囲】 １）内部回路の入出力と電源間に挿入された電圧制限ダ
   イオードと、該入出力と入出力端子間に挿入された電流
   制限抵抗とを含む入出力保護回路を備えた半導体集積回
   路装置において、該電流制限抵抗が第１の抵抗とこれに
   並列の第２の抵抗とよりなり、第２の抵抗の抵抗値が第
   １の抵抗のそれに比して低く、且つ第２の抵抗が高融点
   金属とシリコンの化合物たる高融点シリサイド抵抗膜で
   あることを特徴とする入出力保護回路を備えた半導体集
   積回路装置。 ２）前記第１の抵抗が拡散抵抗層として前記電圧制限ダ
   イオードの一方の導電型領域であり、前記第２の抵抗が
   該拡散抵抗層上に蛇行形成されていることを特徴とする
   請求項第１項に記載の入出力保護回路を備えた半導体集
   積回路装置。 ３）前記第１の抵抗が絶縁膜上に蛇行形成された多結晶
   シリコン抵抗膜で、前記第２の抵抗が該多結晶シリコン
   抵抗膜に沿ってこれを被覆していることを特徴とする請
   求項第１項に記載の入出力保護回路を備えた半導体集積
   回路装置。 ４）前記電圧制限ダイオードがｐｎ接合間にいずれか一
   方の導電型の低濃度領域を含むことを特徴とする請求項
   第１項に記載の入出力保護回路を備えた半導体集積回路
   装置。