JPS6220486B2 - - Google Patents
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- JPS6220486B2 JPS6220486B2 JP9292278A JP9292278A JPS6220486B2 JP S6220486 B2 JPS6220486 B2 JP S6220486B2 JP 9292278 A JP9292278 A JP 9292278A JP 9292278 A JP9292278 A JP 9292278A JP S6220486 B2 JPS6220486 B2 JP S6220486B2
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- Transmission And Conversion Of Sensor Element Output (AREA)
Description
この発明は、角度信号を充分に精度の高いデイ
ジタル符号の形で出力するエンコーダの出力装置
に関するものである。 このような場合、普通は２個以上のエンコーダ
が設けられ、そのうちのたとえば第２のエンコー
ダはその出力のデイジタル符号の最高位のビツト
（以下MSBと略記する）が第１のエンコーダの出
力のデイジタル符号の最低位のビツト（以下LSB
と略記する）と同一角度単位を表すように連結さ
れる。たとえば２π以内の角度を14ビツトの２進
デイジタル符号で表す場合、第１のエンコーダは
MSBがπを表すビツトでありLSBがπ／23を表す
ビツトである４ビツトのデイジタル符号を出力
し、第２のエンコーダはMSBがπ／23を表すビ
ツトであり（たとえば第１のエンコーダの軸の角
度を23倍に拡大した歯車装置に第２のエンコーダ
の軸を連結し）LSBがπ／213を表すビツトであ
る11ビツトのデイジタル符号を出力しこの第１お
よび第２のエンコーダの出力を連結して読んで
MSBがπを表すビツトである14ビツトのデイジ
タル符号を得る。 しかしこのような場合、エンコーダの精度及び
エンコーダを相互に連結する装置の精度等によつ
て、２つのエンコーダの出力論理の変化点が正確
には一致しないという現象が発生する。第１及び
第２のエンコーダを用いた上述の例で、MSBを
左端にして表し第１のエンコーダ出力が論理
「000、１」で第２のエンコーダの出力が論理
「111、111、111、11」であつて連結して「000、
111、111、111、11」と読取れる状態から、第２
のエンコーダのLSBの１ビツトに相当する微小な
角度が増加して第１のエンコーダと第２のエンコ
ーダとを連結して読取つた角度が「001、000、
000、000、00」の14ビツトで表すべき状態になつ
たとき、この角度が第２のエンコーダにおいては
上記微小角度の増加により「000、000、000、
00」で表され、第１のエンコーダにおいては上記
微小角度の増加を精度よく検出することができず
「000、１」で表されたまゝになつている場合が起
る。この場合第１のエンコーダのLSBの論理と第
２のエンコーダのMSBの論理とが一致しないの
で誤つた表示になつていることはわかるがこの誤
りを修正することはできない。 上述の誤り修正のために従来用いられた装置で
は、第１のエンコーダの回転トラツクを２重に
し、この２重のトラツクの相互の間にそのエンコ
ーダのLSBの1/4に相当する角度だけのずれを設
定し、２重トラツクのうちの進んだ方のトラツク
の出力を用いるか遅れた方のトラツクの出力を用
いるかを第２のエンコーダのMSBを用いて判断
することによつて修正を行なつた。しかしこの装
置の欠点は回転トラツクを２重にしなければなら
ぬ点にある。また従来用いられた他の装置では、
第１のエンコーダの出力を実際の角度に対し進み
或は遅れの所定の一方向に機械的にずらせておい
て、第１のエンコーダのLSBの論理と第２のエン
コーダのMSBの論理とが不一致のときは第２の
エンコーダの出力を基準にして第１のエンコーダ
の出力を修正しているが、この装置の欠点は第１
のエンコーダの出力を機械的にずらせておかねば
ならぬ点にある。 この発明は従来の装置における上述の欠点を除
去し、高分解能のデイジタル角度信号を発生する
ため、複数個のエンコーダ（角度が変化するとき
これら複数個のエンコーダはそれぞれ異る速度で
回転するので複速エンコーダということにする）
を用いる場合、これら複速エンコーダの機械的な
取付け精度を微細に調整しなくても誤りのない符
号を出力することができるエンコーダの出力装置
を提供することを目的とする。以下図面について
この発明の実施例を説明する。 第１図はこの発明の一実施例を示すブロツク図
で、１は論理修正回路、２はワンシヨツトマルチ
バイブレータ、３は出力レジスタ、４はエンコー
ダ出力で、そのうち８は第１のエンコーダ出力、
９は第２のエンコーダ出力で、第１のエンコーダ
はθ１をMSBとし、θ１は角度πを表し、θ１
〜θ４の２進４ビツトの符号を、第２のエンコー
ダは第１のエンコーダの出力のLSBであるθ４と
同じ桁のθ4′をMSBとし、したがつてθ4′は角度
π／23を表し、θ4′〜θ14の２進11ビツトの符号
を出力する例を示している。５は第２のエンコー
ダ出力９の上位２ビツトθ4′，θ５を用いた修正
用信号、６は出力レジスタ３への入力のタイミン
グを定めるクロツクパルス、７は出力レジスタ３
の出力、１０は修正前データ、１１は修正後デー
タである。 第２図は第１のエンコーダ出力８と第２のエン
コーダ出力９との関係の一例を示す波形図で、横
軸は角度を示し、第２図に示す例では第１のエン
コーダ出力８が第２のエンコーダ出力９に対し遅
延した場合を示す。すなわち第２のエンコーダ出
力９が正しいとすれば第１のエンコーダ出力８の
正しい形は第２図に点線で示すとおりになる。換
言すれば、第２図の実線１０は修正前データで点
線１１は修正後データである。 第２図から明らかなように、このデイジタル符
号は各ビツトが論理「１」から論理「０」へ変化
する時点でその上位のビツトの論理が変化し、各
ビツトが論理「０」から論理「１」へ変化する時
点ではその上位のビツトの論理が変化しないよう
に構成されている。このことから第１のデコーダ
出力８のLSB（第２図のθ４）が第２のデコーダ
出力９のMSB（第２図のθ4′）と一致しない場合
の修正すべきビツトを定めることができる。第３
図は第１のエンコーダ出力８のうち修正すべきビ
ツトを示す波形図であり、図の斜線を施してある
部分がθ4′≠θ４で、修正すべきビツトのある部
分を示す。但しθ4′＝θ４の部分は修正の必要な
く、またθ４を修正するにはθ４のかわりにθ
4′を出力すればよい。 第３図のＡ，Ｂ，Ｃ，Ｄはθ4′≠θ４の部分が
θ５＝「１」（θ４がθ4′より進んでいる）に存在
する場合を示し、そのうちＡはθ4′＝「０」すな
わθ４は「０」から「１」へ変化した場所でθ３
は変化してない場合をを示し、Ｂはθ５＝「１」、
θ4′＝「１」、θ３＝「１」でθ4′に対しθ４もθ３
も修正を必要とするが、θ３が「０」から「１」
へ変化した場所でθ２は変化してない場合を示
し、同様にＣはθ４，θ３，θ２の修正を必要と
するがθ１は変化してない場合を示し、Ｄはθ
４，θ３，θ２，θ１共に修正を必要とする場合
を示す。 また第３図のＥ，Ｆ，Ｇ，Ｈはθ4′≠θ４でθ
５＝「０」（θ４がθ4′より遅れている）の場合を
示し、Ｅはθ４だけが修正を必要とする場合、Ｆ
はθ４，θ３が修正を必要とする場合、Ｇはθ
４，θ３，θ２が修正を必要とする場合、Ｈはθ
４，θ３，θ２，θ１が修正を必要とする場合を
示す。 第３図を信号の論理表にして示すと第１表のと
おりになる。
ジタル符号の形で出力するエンコーダの出力装置
に関するものである。 このような場合、普通は２個以上のエンコーダ
が設けられ、そのうちのたとえば第２のエンコー
ダはその出力のデイジタル符号の最高位のビツト
（以下MSBと略記する）が第１のエンコーダの出
力のデイジタル符号の最低位のビツト（以下LSB
と略記する）と同一角度単位を表すように連結さ
れる。たとえば２π以内の角度を14ビツトの２進
デイジタル符号で表す場合、第１のエンコーダは
MSBがπを表すビツトでありLSBがπ／23を表す
ビツトである４ビツトのデイジタル符号を出力
し、第２のエンコーダはMSBがπ／23を表すビ
ツトであり（たとえば第１のエンコーダの軸の角
度を23倍に拡大した歯車装置に第２のエンコーダ
の軸を連結し）LSBがπ／213を表すビツトであ
る11ビツトのデイジタル符号を出力しこの第１お
よび第２のエンコーダの出力を連結して読んで
MSBがπを表すビツトである14ビツトのデイジ
タル符号を得る。 しかしこのような場合、エンコーダの精度及び
エンコーダを相互に連結する装置の精度等によつ
て、２つのエンコーダの出力論理の変化点が正確
には一致しないという現象が発生する。第１及び
第２のエンコーダを用いた上述の例で、MSBを
左端にして表し第１のエンコーダ出力が論理
「000、１」で第２のエンコーダの出力が論理
「111、111、111、11」であつて連結して「000、
111、111、111、11」と読取れる状態から、第２
のエンコーダのLSBの１ビツトに相当する微小な
角度が増加して第１のエンコーダと第２のエンコ
ーダとを連結して読取つた角度が「001、000、
000、000、00」の14ビツトで表すべき状態になつ
たとき、この角度が第２のエンコーダにおいては
上記微小角度の増加により「000、000、000、
00」で表され、第１のエンコーダにおいては上記
微小角度の増加を精度よく検出することができず
「000、１」で表されたまゝになつている場合が起
る。この場合第１のエンコーダのLSBの論理と第
２のエンコーダのMSBの論理とが一致しないの
で誤つた表示になつていることはわかるがこの誤
りを修正することはできない。 上述の誤り修正のために従来用いられた装置で
は、第１のエンコーダの回転トラツクを２重に
し、この２重のトラツクの相互の間にそのエンコ
ーダのLSBの1/4に相当する角度だけのずれを設
定し、２重トラツクのうちの進んだ方のトラツク
の出力を用いるか遅れた方のトラツクの出力を用
いるかを第２のエンコーダのMSBを用いて判断
することによつて修正を行なつた。しかしこの装
置の欠点は回転トラツクを２重にしなければなら
ぬ点にある。また従来用いられた他の装置では、
第１のエンコーダの出力を実際の角度に対し進み
或は遅れの所定の一方向に機械的にずらせておい
て、第１のエンコーダのLSBの論理と第２のエン
コーダのMSBの論理とが不一致のときは第２の
エンコーダの出力を基準にして第１のエンコーダ
の出力を修正しているが、この装置の欠点は第１
のエンコーダの出力を機械的にずらせておかねば
ならぬ点にある。 この発明は従来の装置における上述の欠点を除
去し、高分解能のデイジタル角度信号を発生する
ため、複数個のエンコーダ（角度が変化するとき
これら複数個のエンコーダはそれぞれ異る速度で
回転するので複速エンコーダということにする）
を用いる場合、これら複速エンコーダの機械的な
取付け精度を微細に調整しなくても誤りのない符
号を出力することができるエンコーダの出力装置
を提供することを目的とする。以下図面について
この発明の実施例を説明する。 第１図はこの発明の一実施例を示すブロツク図
で、１は論理修正回路、２はワンシヨツトマルチ
バイブレータ、３は出力レジスタ、４はエンコー
ダ出力で、そのうち８は第１のエンコーダ出力、
９は第２のエンコーダ出力で、第１のエンコーダ
はθ１をMSBとし、θ１は角度πを表し、θ１
〜θ４の２進４ビツトの符号を、第２のエンコー
ダは第１のエンコーダの出力のLSBであるθ４と
同じ桁のθ4′をMSBとし、したがつてθ4′は角度
π／23を表し、θ4′〜θ14の２進11ビツトの符号
を出力する例を示している。５は第２のエンコー
ダ出力９の上位２ビツトθ4′，θ５を用いた修正
用信号、６は出力レジスタ３への入力のタイミン
グを定めるクロツクパルス、７は出力レジスタ３
の出力、１０は修正前データ、１１は修正後デー
タである。 第２図は第１のエンコーダ出力８と第２のエン
コーダ出力９との関係の一例を示す波形図で、横
軸は角度を示し、第２図に示す例では第１のエン
コーダ出力８が第２のエンコーダ出力９に対し遅
延した場合を示す。すなわち第２のエンコーダ出
力９が正しいとすれば第１のエンコーダ出力８の
正しい形は第２図に点線で示すとおりになる。換
言すれば、第２図の実線１０は修正前データで点
線１１は修正後データである。 第２図から明らかなように、このデイジタル符
号は各ビツトが論理「１」から論理「０」へ変化
する時点でその上位のビツトの論理が変化し、各
ビツトが論理「０」から論理「１」へ変化する時
点ではその上位のビツトの論理が変化しないよう
に構成されている。このことから第１のデコーダ
出力８のLSB（第２図のθ４）が第２のデコーダ
出力９のMSB（第２図のθ4′）と一致しない場合
の修正すべきビツトを定めることができる。第３
図は第１のエンコーダ出力８のうち修正すべきビ
ツトを示す波形図であり、図の斜線を施してある
部分がθ4′≠θ４で、修正すべきビツトのある部
分を示す。但しθ4′＝θ４の部分は修正の必要な
く、またθ４を修正するにはθ４のかわりにθ
4′を出力すればよい。 第３図のＡ，Ｂ，Ｃ，Ｄはθ4′≠θ４の部分が
θ５＝「１」（θ４がθ4′より進んでいる）に存在
する場合を示し、そのうちＡはθ4′＝「０」すな
わθ４は「０」から「１」へ変化した場所でθ３
は変化してない場合をを示し、Ｂはθ５＝「１」、
θ4′＝「１」、θ３＝「１」でθ4′に対しθ４もθ３
も修正を必要とするが、θ３が「０」から「１」
へ変化した場所でθ２は変化してない場合を示
し、同様にＣはθ４，θ３，θ２の修正を必要と
するがθ１は変化してない場合を示し、Ｄはθ
４，θ３，θ２，θ１共に修正を必要とする場合
を示す。 また第３図のＥ，Ｆ，Ｇ，Ｈはθ4′≠θ４でθ
５＝「０」（θ４がθ4′より遅れている）の場合を
示し、Ｅはθ４だけが修正を必要とする場合、Ｆ
はθ４，θ３が修正を必要とする場合、Ｇはθ
４，θ３，θ２が修正を必要とする場合、Ｈはθ
４，θ３，θ２，θ１が修正を必要とする場合を
示す。 第３図を信号の論理表にして示すと第１表のと
おりになる。
【表】
但し３，２，１はそれぞれ論理を反転し
た信号を表す。 第１表に示すビツト論理第１行乃至第８行まで
は第３図Ａ乃至Ｈにそれぞれ対応し、第９行、第
10行は修正不必要の状態を示す。第１表から明ら
かなように、第９行目及び第10行目を含めても各
行のビツトパタンはそれぞれ他から区別できるビ
ツトパタンになつている。なお、第３図ではθ５
＝「１」のときはθ４の右（図面から見て）側変
化点、θ５＝「０」のときはθ４の左側変化点だ
けについて説明したが、たとえば第３図Ａにおけ
るθ４の左側変化点では、「θ５θ4′θ４」のビ
ツトパタン「110」となり、これは第３図Ｂ，
Ｃ，Ｄの右側変化点と同じであり、したがつてこ
の部分ではθ３，θ２のビツトパタンに従つて第
１表第２行、第３行、第４行に示す修正処理を行
えばよく、また第３図Ｂ，Ｃ，Ｄにおけるθ４の
左側変化点では「θ５θ4′θ４」のビツトパタン
は「101」となり、これは第３図Ａの右側変化点
と同じであり、したがつてこの部分ではθ３，θ
２には無関係に第１表第１行に示す修正処理を行
えばよい。同様に、たとえば第３図Ｅにおけるθ
４の右側変化点については、「θ５θ4′θ４」の
ビツトパタンは「001」となり第３図Ｆ，Ｇ，Ｈ
の左側変化点と同様になり、したがつてこの部分
ではθ３，θ２のビツトパタンに従つて第１表第
６行、第７行、第８行に示す修正処理を行えばよ
い。以上のように「θ５θ4′θ４θ３θ２」のビ
ツトパタンは第１表「ビツト」欄に記載した範囲
を出ることなく、かつ、この10種のビツトパタン
に重複した部分はなく、修正後データはこのビツ
トパタンにより一意に決定される。 第４図は第１図に示す論理修正回路１の一例を
示す回路図で、第１図と同一符号は同一部分を示
し、１２はエクスクル―シブオアゲート、１３は
ナンドゲート、１４はインバータ、１５はアンド
ゲート、１６はマルチプレクサ、１７はリード・
ラグ切換信号、Ｈは論理「HIGH」すなわち論理
「１」の信号を示す。第４図の回路は第１表に示
す論理のとおり構成されており、また第４図の回
路以外の回路を用いて第１表に示す論理を構成し
てもよいので第４図についての詳細な説明は省略
する。 第１図に示すとおり第１のエンコーダ出力８の
うちθ１，θ２，θ３は論理修正回路１で修正さ
れ、第２のエンコーダ出力９はそのまゝ出力レジ
スタ３に入力されるが、この入力時点はクロツク
パルス６によつて制御される。クロツクパルス６
はワンシヨツトマルチバイブレータ２において第
２のエンコーダ出力９のLSBθ14の論理が変化し
た時点からなるべく早く、但し論理修正回路１内
の動作が完了するに充分な遅延時間の後発生され
る。 第１図の実施例では第１のエンコーダ出力８が
２進４ビツトである場合について説明した。第１
のエンコーダ出力８が５ビツト以上の場合にも第
１表のような論理表を作製しそれに従つて論理回
路を構成することは容易であるが、４ビツトずつ
の修正を数段重ねた形で５ビツト以上の修正を行
うことができる。 第５図はこの発明の他の実施例を示すブロツク
図で、第１図と同一符号は同一又は相当部分を示
し、Ｉa，…Ｉk，Ｉl，Ｉnはそれぞれ４ビツトの
デイジタル符号を表し、ＩaのLSBがＩb（Ｉaの
下の段で第５図には図面に示してない）のMSB
と、ＩkのLSBがＩlのMSBと、ＩlのLSBがＩnの
MSBと一致するように区分されているものとす
る。Ｉoは第１図に示す第２のエンコーダ出力９
に相当し、Ｉoの上位２ビツトから取つた修正用
信号５を用いて論理修正回路１においてＩnの４
ビツトを修正することは第１図について説明した
所と同様である。次には修正されたＩnの上位２
ビツトから取つた修正用信号を用いてＩlの４ビ
ツトを修正する。このように順次修正して修正後
の出力をクロツクパルス６によつて出力レジスタ
３に入力する。たとえば第１のエンコーダは
MSBがπを表すθ１ビツトでありθ１〜θ10の２
進10ビツトを出力し、第２のエンコーダθ′10〜
θ19の２進10ビツトを出力するとすれば（第５図
においてθo＝θ19）、第５図において、Ｉaはθ
１，θ２，θ３，θ４の４ビツト、Ｉbはθ4′，
θ５，θ６，θ７の４ビツト、Ｉcはθ7′，θ
８，θ９，θ10の４ビツトで構成し、第２のエン
コーダの出力のうちのθ10′，θ11によつてＩcを
修正し、修正後のＩcのθ7′，θ８によつてＩbを
修正し、修正後のＩbのθ4′，θ５によつてＩaを
修正し、修正済のθ１〜θ19を出力レジスタ３に
入力することができる。 なお、以上は複速エンコーダによつて高分解能
のデイジタル角度信号を得る際の出力装置につい
て説明したが、この発明はこれに限らず、バツク
ラツシユ等が微妙に影響する歯車比の大きな機械
系の制御をデイジタル的に行う場合の制御信号の
発生に応用することができる。 以上のように、この発明による複速エンコーダ
の出力装置では、複速部の重複する信号は１ビツ
トだけでよろしく、また複速重複部の誤差の絶対
値を第２のエンコーダ出力のMSBの１ビツトの
分解能以内に押えておけば、エンコーダを多段に
接続することによつて、任意の高分解能の角度信
号を得ることができる利点がある。
た信号を表す。 第１表に示すビツト論理第１行乃至第８行まで
は第３図Ａ乃至Ｈにそれぞれ対応し、第９行、第
10行は修正不必要の状態を示す。第１表から明ら
かなように、第９行目及び第10行目を含めても各
行のビツトパタンはそれぞれ他から区別できるビ
ツトパタンになつている。なお、第３図ではθ５
＝「１」のときはθ４の右（図面から見て）側変
化点、θ５＝「０」のときはθ４の左側変化点だ
けについて説明したが、たとえば第３図Ａにおけ
るθ４の左側変化点では、「θ５θ4′θ４」のビ
ツトパタン「110」となり、これは第３図Ｂ，
Ｃ，Ｄの右側変化点と同じであり、したがつてこ
の部分ではθ３，θ２のビツトパタンに従つて第
１表第２行、第３行、第４行に示す修正処理を行
えばよく、また第３図Ｂ，Ｃ，Ｄにおけるθ４の
左側変化点では「θ５θ4′θ４」のビツトパタン
は「101」となり、これは第３図Ａの右側変化点
と同じであり、したがつてこの部分ではθ３，θ
２には無関係に第１表第１行に示す修正処理を行
えばよい。同様に、たとえば第３図Ｅにおけるθ
４の右側変化点については、「θ５θ4′θ４」の
ビツトパタンは「001」となり第３図Ｆ，Ｇ，Ｈ
の左側変化点と同様になり、したがつてこの部分
ではθ３，θ２のビツトパタンに従つて第１表第
６行、第７行、第８行に示す修正処理を行えばよ
い。以上のように「θ５θ4′θ４θ３θ２」のビ
ツトパタンは第１表「ビツト」欄に記載した範囲
を出ることなく、かつ、この10種のビツトパタン
に重複した部分はなく、修正後データはこのビツ
トパタンにより一意に決定される。 第４図は第１図に示す論理修正回路１の一例を
示す回路図で、第１図と同一符号は同一部分を示
し、１２はエクスクル―シブオアゲート、１３は
ナンドゲート、１４はインバータ、１５はアンド
ゲート、１６はマルチプレクサ、１７はリード・
ラグ切換信号、Ｈは論理「HIGH」すなわち論理
「１」の信号を示す。第４図の回路は第１表に示
す論理のとおり構成されており、また第４図の回
路以外の回路を用いて第１表に示す論理を構成し
てもよいので第４図についての詳細な説明は省略
する。 第１図に示すとおり第１のエンコーダ出力８の
うちθ１，θ２，θ３は論理修正回路１で修正さ
れ、第２のエンコーダ出力９はそのまゝ出力レジ
スタ３に入力されるが、この入力時点はクロツク
パルス６によつて制御される。クロツクパルス６
はワンシヨツトマルチバイブレータ２において第
２のエンコーダ出力９のLSBθ14の論理が変化し
た時点からなるべく早く、但し論理修正回路１内
の動作が完了するに充分な遅延時間の後発生され
る。 第１図の実施例では第１のエンコーダ出力８が
２進４ビツトである場合について説明した。第１
のエンコーダ出力８が５ビツト以上の場合にも第
１表のような論理表を作製しそれに従つて論理回
路を構成することは容易であるが、４ビツトずつ
の修正を数段重ねた形で５ビツト以上の修正を行
うことができる。 第５図はこの発明の他の実施例を示すブロツク
図で、第１図と同一符号は同一又は相当部分を示
し、Ｉa，…Ｉk，Ｉl，Ｉnはそれぞれ４ビツトの
デイジタル符号を表し、ＩaのLSBがＩb（Ｉaの
下の段で第５図には図面に示してない）のMSB
と、ＩkのLSBがＩlのMSBと、ＩlのLSBがＩnの
MSBと一致するように区分されているものとす
る。Ｉoは第１図に示す第２のエンコーダ出力９
に相当し、Ｉoの上位２ビツトから取つた修正用
信号５を用いて論理修正回路１においてＩnの４
ビツトを修正することは第１図について説明した
所と同様である。次には修正されたＩnの上位２
ビツトから取つた修正用信号を用いてＩlの４ビ
ツトを修正する。このように順次修正して修正後
の出力をクロツクパルス６によつて出力レジスタ
３に入力する。たとえば第１のエンコーダは
MSBがπを表すθ１ビツトでありθ１〜θ10の２
進10ビツトを出力し、第２のエンコーダθ′10〜
θ19の２進10ビツトを出力するとすれば（第５図
においてθo＝θ19）、第５図において、Ｉaはθ
１，θ２，θ３，θ４の４ビツト、Ｉbはθ4′，
θ５，θ６，θ７の４ビツト、Ｉcはθ7′，θ
８，θ９，θ10の４ビツトで構成し、第２のエン
コーダの出力のうちのθ10′，θ11によつてＩcを
修正し、修正後のＩcのθ7′，θ８によつてＩbを
修正し、修正後のＩbのθ4′，θ５によつてＩaを
修正し、修正済のθ１〜θ19を出力レジスタ３に
入力することができる。 なお、以上は複速エンコーダによつて高分解能
のデイジタル角度信号を得る際の出力装置につい
て説明したが、この発明はこれに限らず、バツク
ラツシユ等が微妙に影響する歯車比の大きな機械
系の制御をデイジタル的に行う場合の制御信号の
発生に応用することができる。 以上のように、この発明による複速エンコーダ
の出力装置では、複速部の重複する信号は１ビツ
トだけでよろしく、また複速重複部の誤差の絶対
値を第２のエンコーダ出力のMSBの１ビツトの
分解能以内に押えておけば、エンコーダを多段に
接続することによつて、任意の高分解能の角度信
号を得ることができる利点がある。
第１図はこの発明の一実施例を示すブロツク
図、第２図は第１のエンコーダ出力と第２のエン
コーダ出力との関係を示す波形図、第３図は第１
のエンコーダ出力のうち修正すべきビツトを示す
波形図、第４図は第１図に示す論理修正回路の一
例を示す図路図、第５図はこの発明の他の実施例
を示すブロツク図である。 図において１は論理修正回路、２はワンシヨツ
トマルチバイブレータ、３は出力レジスタ、４は
エンコーダ出力、５は修正用信号、６はクロツク
パルス、７は出力レジスタ３の出力、８は第１の
エンコーダ出力、９は第２のエンコーダ出力、１
０は修正前データ、１１は修正後データ、１２は
エクスクル―シブオアゲート、１３はナンドゲー
ト、１４はインバータ、１５はアンドゲート、１
６マルチプレクサ、１７はリード・ラグ切換信号
である。なお各図中同一符号は同一又は相当部分
を示すものとする。
図、第２図は第１のエンコーダ出力と第２のエン
コーダ出力との関係を示す波形図、第３図は第１
のエンコーダ出力のうち修正すべきビツトを示す
波形図、第４図は第１図に示す論理修正回路の一
例を示す図路図、第５図はこの発明の他の実施例
を示すブロツク図である。 図において１は論理修正回路、２はワンシヨツ
トマルチバイブレータ、３は出力レジスタ、４は
エンコーダ出力、５は修正用信号、６はクロツク
パルス、７は出力レジスタ３の出力、８は第１の
エンコーダ出力、９は第２のエンコーダ出力、１
０は修正前データ、１１は修正後データ、１２は
エクスクル―シブオアゲート、１３はナンドゲー
ト、１４はインバータ、１５はアンドゲート、１
６マルチプレクサ、１７はリード・ラグ切換信号
である。なお各図中同一符号は同一又は相当部分
を示すものとする。
Claims (1)
- １ 角度を表す第１の２進デイジタル符号を出力
する第１のエンコーダと、上記第１の２進デイジ
タル符号の最低位ビツトに相当する角度単位を最
高位ビツトとして上記角度を表す第２の２進デイ
ジタル符号を出力する第２のエンコーダと、この
第２のエンコーダの出力の上位２ビツトと上記第
１のエンコーダの出力のすべてのビツトを入力し
この入力のビツトパタンに従つて上記第１のエン
コーダの出力の各ビツトの論理を修正して出力す
る論理修正回路と、この論理修正回路の出力と上
記第２のエンコーダの出力とを連結した第３のデ
イジタル符号を記憶するレジスタと、上記第２の
デイジタル符号の最低位ビツトの変化時点から所
定の遅延時間の後上記第３のデイジタル符号を上
記レジスタに入力するクロツクパルスを発生する
クロツク発生回路とを備えた複速エンコーダの出
力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9292278A JPS5518985A (en) | 1978-07-28 | 1978-07-28 | Output device of plural speed encoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9292278A JPS5518985A (en) | 1978-07-28 | 1978-07-28 | Output device of plural speed encoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5518985A JPS5518985A (en) | 1980-02-09 |
| JPS6220486B2 true JPS6220486B2 (ja) | 1987-05-07 |
Family
ID=14067969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9292278A Granted JPS5518985A (en) | 1978-07-28 | 1978-07-28 | Output device of plural speed encoder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5518985A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116196A (en) * | 1980-02-20 | 1981-09-11 | Mitsubishi Electric Corp | Step comparator for position detector |
| JPS63311119A (ja) * | 1987-06-15 | 1988-12-19 | Fanuc Ltd | 絶対位置エンコ−ダ |
-
1978
- 1978-07-28 JP JP9292278A patent/JPS5518985A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5518985A (en) | 1980-02-09 |
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