JPS62204964A - 薄膜サ−マルヘツド - Google Patents
薄膜サ−マルヘツドInfo
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- JPS62204964A JPS62204964A JP4745886A JP4745886A JPS62204964A JP S62204964 A JPS62204964 A JP S62204964A JP 4745886 A JP4745886 A JP 4745886A JP 4745886 A JP4745886 A JP 4745886A JP S62204964 A JPS62204964 A JP S62204964A
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- polycrystalline silicon
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- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
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- B41J2/33555—Structure of thermal heads characterised by type
- B41J2/3357—Surface type resistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、感熱記録紙に対して発熱抵抗体の選択的発熱
により感熱記録を行うサーマルへラドに関するものであ
り、特に発熱抵抗体とその駆動回路部を薄膜技術により
形成した薄膜サーマルヘッドに関するものである。
により感熱記録を行うサーマルへラドに関するものであ
り、特に発熱抵抗体とその駆動回路部を薄膜技術により
形成した薄膜サーマルヘッドに関するものである。
本発明は、絶縁基板上に多結晶シリコンよりなる薄ＩＩ
！ＪＩＩを設け該多結晶シリコン薄膜を利用して発熱抵
抗体及び駆動回路部を同一基板上に形成するとともに、 上記駆動回路部を活性層の薄い薄膜トランジスタにより
構成し、 小型化が可能で寸法制約の少ないサーマルへラドを提供
し、且つ高速記録、高階調記録が可能なサーマルヘッド
を提供しようとするものである。
！ＪＩＩを設け該多結晶シリコン薄膜を利用して発熱抵
抗体及び駆動回路部を同一基板上に形成するとともに、 上記駆動回路部を活性層の薄い薄膜トランジスタにより
構成し、 小型化が可能で寸法制約の少ないサーマルへラドを提供
し、且つ高速記録、高階調記録が可能なサーマルヘッド
を提供しようとするものである。
（従来の技術〕
従来、ライン型あるいはシリアル型等のサーマルヘッド
では、発熱抵抗体の駆動方法としてダイレクトドライブ
方式やダイオードマトリックス方式の何れかが主に採用
されている。そして、このような方式のサーマルヘッド
においては、駆動回路部等を構成するＩＣ，ダイオード
等の半導体素子ベレットをサーマルヘッド基板に直接実
装して小型化を図っている。
では、発熱抵抗体の駆動方法としてダイレクトドライブ
方式やダイオードマトリックス方式の何れかが主に採用
されている。そして、このような方式のサーマルヘッド
においては、駆動回路部等を構成するＩＣ，ダイオード
等の半導体素子ベレットをサーマルヘッド基板に直接実
装して小型化を図っている。
しかしながら、上述のように半導体素子ペレットを基板
に実装する方法では、サーマルヘッドの小型化や生産性
等の点で制約が多く、その改善が望まれてい゛る。
に実装する方法では、サーマルヘッドの小型化や生産性
等の点で制約が多く、その改善が望まれてい゛る。
例えば、第６図に示すように、サーマルヘッド基板（１
０１）上に半導体素子（１０２）を実装して封止剤（１
０３）で封止した場合には、これら半導体素子（１０２
）や封止剤（１０３）による突部やカバー（１０４）の
突部をプラテン（１０５）の外径寸法に対応するペーパ
ーパスから逃げる必要があり、発熱抵抗体から上記半導
体素子（１０２）による突部までの距離Ｗ。
０１）上に半導体素子（１０２）を実装して封止剤（１
０３）で封止した場合には、これら半導体素子（１０２
）や封止剤（１０３）による突部やカバー（１０４）の
突部をプラテン（１０５）の外径寸法に対応するペーパ
ーパスから逃げる必要があり、発熱抵抗体から上記半導
体素子（１０２）による突部までの距離Ｗ。
に制約が生じて小型化の妨げとなっている。
一方、基板寸法Ｗ諺は、半導体素子（１０２）の長さや
ワイヤボンディングピッチで決まる。この場合、半導体
素子（１０２）はＬＳＩ化を図ればある程度小さくする
ことができるが、高価なものとなる。
ワイヤボンディングピッチで決まる。この場合、半導体
素子（１０２）はＬＳＩ化を図ればある程度小さくする
ことができるが、高価なものとなる。
また、ワイヤボンディングピッチも１５０〜２００μｍ
程度が限界であり、例えば半導体素子（１０２）が３２
ビツトドライバであると約３１量、６４ビツトドライバ
であると約７ｆｉ必要となる等、寸法上の制約が大きい
。
程度が限界であり、例えば半導体素子（１０２）が３２
ビツトドライバであると約３１量、６４ビツトドライバ
であると約７ｆｉ必要となる等、寸法上の制約が大きい
。
またその他、
１）ワイヤボンディング、半田付け、熱圧着等の接続箇
所が多く、信頼性が低いこと、 ２）半導体素子実装工程が必要で、ワイヤボンダ。
所が多く、信頼性が低いこと、 ２）半導体素子実装工程が必要で、ワイヤボンダ。
樹脂硬化用オープン等の高価な装置が必要となるととも
に、熟練を要する作業であるため作業者が限定されるこ
と、 ３）例えばＩＣペレット、封止シリコーン、封止部カバ
ー、Ａｕワイヤ、グイボンディングペースト等の副資材
が多く、部品点数も多いことから、組み立て工程が多く
なり製造コストも増大すること、 ４）例えばカウンター回路、温度センサ回路、メモリ回
路等をサーマルヘッド基板（１０１）上に設けようとす
ると、半導体素子（１０２）とは別のＩＣペレットが必
要になり、実験費を含め高価なものとなること、 等、多くの問題を抱えている。
に、熟練を要する作業であるため作業者が限定されるこ
と、 ３）例えばＩＣペレット、封止シリコーン、封止部カバ
ー、Ａｕワイヤ、グイボンディングペースト等の副資材
が多く、部品点数も多いことから、組み立て工程が多く
なり製造コストも増大すること、 ４）例えばカウンター回路、温度センサ回路、メモリ回
路等をサーマルヘッド基板（１０１）上に設けようとす
ると、半導体素子（１０２）とは別のＩＣペレットが必
要になり、実験費を含め高価なものとなること、 等、多くの問題を抱えている。
そこでさらに従来、例えば特開昭５８−１５３６７２号
公報に記載されるように、発熱抵抗体よりなる記録素子
を駆動する駆動アンプや記録制御回路を薄膜トランジス
タにより構成した、いわゆる薄膜サーマルヘッドが提案
されている。
公報に記載されるように、発熱抵抗体よりなる記録素子
を駆動する駆動アンプや記録制御回路を薄膜トランジス
タにより構成した、いわゆる薄膜サーマルヘッドが提案
されている。
しかしながら、このよう°な通常の＊ｎｔＨ−ランジス
タにより駆動回路部を構成したサーマルヘッドでは、上
記薄膜トランジスタにおける電子移動度μが低いため、
大電流スイッチに用いようとするとゲートの周辺長が非
常に大きく必要となり、デバイス寸法の大型化を惹起し
、やはり小型化に制約が生ずるとともに、ドライバ・オ
ン抵抗が大きく、パワーロスが大となり効率が悪くなる
こと、電界効果型トランジスタの周波数特性が悪く４〜
６ＭＨｚ程度の高周波に対応することが困難で高速記録
や高階調記録が難しいこと等の問題があり、これらの点
で不満を残していた。
タにより駆動回路部を構成したサーマルヘッドでは、上
記薄膜トランジスタにおける電子移動度μが低いため、
大電流スイッチに用いようとするとゲートの周辺長が非
常に大きく必要となり、デバイス寸法の大型化を惹起し
、やはり小型化に制約が生ずるとともに、ドライバ・オ
ン抵抗が大きく、パワーロスが大となり効率が悪くなる
こと、電界効果型トランジスタの周波数特性が悪く４〜
６ＭＨｚ程度の高周波に対応することが困難で高速記録
や高階調記録が難しいこと等の問題があり、これらの点
で不満を残していた。
このように、従来のサーマルヘッドでは、小型化に対す
る制約が多く、生産性や製造コスト等の点で不利であっ
た。また、通常の薄膜トランジスタを駆動回路部に用い
たサーマルヘッドも提案されているが、その特性上、高
速記録や高階調記録等に対処することは難しかった。
る制約が多く、生産性や製造コスト等の点で不利であっ
た。また、通常の薄膜トランジスタを駆動回路部に用い
たサーマルヘッドも提案されているが、その特性上、高
速記録や高階調記録等に対処することは難しかった。
そこで本発明は、上述の従来の実情に鑑みて提案された
ものであって、基板寸法に対する制約が少なく小型化が
可能であるとともに量産性、製造コスト等の点でも有利
なｉＷＡサーマルヘッドを提供することを目的とし、さ
らには高速記録や高階調記録に充分対処可能な薄膜サー
マルヘッドを提供することを目的とする。
ものであって、基板寸法に対する制約が少なく小型化が
可能であるとともに量産性、製造コスト等の点でも有利
なｉＷＡサーマルヘッドを提供することを目的とし、さ
らには高速記録や高階調記録に充分対処可能な薄膜サー
マルヘッドを提供することを目的とする。
上述の目的を達成するために、本発明の薄膜サーマルヘ
ッドは、絶縁基板上に多結晶シリコンよりなる薄膜層を
設け該多結晶シリコン薄膜を利用して発熱抵抗体及び駆
動回路部を同一基板上に形成してなり、上記駆動回路部
を活性層の薄い薄膜トランジスタにより構成したことを
特徴としている。
ッドは、絶縁基板上に多結晶シリコンよりなる薄膜層を
設け該多結晶シリコン薄膜を利用して発熱抵抗体及び駆
動回路部を同一基板上に形成してなり、上記駆動回路部
を活性層の薄い薄膜トランジスタにより構成したことを
特徴としている。
絶縁基板上の多結晶シリコンｍ膜層により駆動回路部を
形成しているので、この駆動回路部による突起を１μｍ
以下に抑えることができ、基板寸法に対する制約が解消
される。同時にワイヤボンディング等の繁雑な工程も不
要となり、信鯨性も増す。
形成しているので、この駆動回路部による突起を１μｍ
以下に抑えることができ、基板寸法に対する制約が解消
される。同時にワイヤボンディング等の繁雑な工程も不
要となり、信鯨性も増す。
また、特に駆動回路部において、駆動回路を構成するト
ランジスタの活性層となる多結晶シリコン薄膜層の膜厚
を８００Å以下とし、空乏層とほぼ同等の厚さに設定す
ることにより、電子移動度μが高くなり、数ｍＡ〜数十
ｍＡのドライバ素子が微小面積で作製される。さらに、
ロジック回路の動作周波数が比較的高くなり、高速記録
、高階調記録が達せられる。
ランジスタの活性層となる多結晶シリコン薄膜層の膜厚
を８００Å以下とし、空乏層とほぼ同等の厚さに設定す
ることにより、電子移動度μが高くなり、数ｍＡ〜数十
ｍＡのドライバ素子が微小面積で作製される。さらに、
ロジック回路の動作周波数が比較的高くなり、高速記録
、高階調記録が達せられる。
以下、本発明の具体的な実施例について図面を参照しな
がら説明する。
がら説明する。
先ず、本発明が適用されるＦ４１１！サーマルヘッドの
回路構成例を第５図に示す。
回路構成例を第５図に示す。
この回路構成例においては、画信号はデータ信号として
信号端子（５１）よりシフトレジスタ回路（５２）に入
力される。信号端子（５３）より入力されるクロック信
号に従ってシフトレジスタ回路（５２）に１ライン分の
データが入力されると、信号端子（５４）よりランチパ
ルスとして入力されるストローブ信号により全データは
ラッチ回路（５５）に並列転送され保持される。ランチ
回路（５５）に保持されたデータは、信号端子（５６）
より人力され印字タイミング等を決定するイネーブル信
号の指示に従ってゲート回路（５７）を介してドライバ
素子（５８）を駆動し、発熱抵抗体（５９）に選択的に
通電し発熱させる。
信号端子（５１）よりシフトレジスタ回路（５２）に入
力される。信号端子（５３）より入力されるクロック信
号に従ってシフトレジスタ回路（５２）に１ライン分の
データが入力されると、信号端子（５４）よりランチパ
ルスとして入力されるストローブ信号により全データは
ラッチ回路（５５）に並列転送され保持される。ランチ
回路（５５）に保持されたデータは、信号端子（５６）
より人力され印字タイミング等を決定するイネーブル信
号の指示に従ってゲート回路（５７）を介してドライバ
素子（５８）を駆動し、発熱抵抗体（５９）に選択的に
通電し発熱させる。
本発明では、例えば上記ドライバ素子（５８）をＭＯＳ
ＦＥＴで、他の回路を０ＭＯ３で構成し、これらの
ソース、ドレイン活性層の多結晶シリコンの膜厚を８０
０Å以下とする。
ＦＥＴで、他の回路を０ＭＯ３で構成し、これらの
ソース、ドレイン活性層の多結晶シリコンの膜厚を８０
０Å以下とする。
第１図は、本発明を適用した薄膜サーマルヘッドの一例
を示すもので、ドライバ部を構成するＭＯＳ ＦＥＴ
の活性層を発熱抵抗体に用い、ソース、ドレイン電極を
発熱抵抗体の電極に用いたものである。
を示すもので、ドライバ部を構成するＭＯＳ ＦＥＴ
の活性層を発熱抵抗体に用い、ソース、ドレイン電極を
発熱抵抗体の電極に用いたものである。
この例では、サーマルヘッドの基板（１）上には、Ｓｉ
Ｏ□等の絶縁ｍ （２）が全面に形成され、この上に多
結晶シリコン薄膜（３）が形成されている。なお、上記
基板（１）の材質としては、石英、ガラス、グレーズド
セラミック等が使用でき、また発熱抵抗体が形成される
部分を若干盛り上げた凸状基板（例えば部分グレーズ基
板等、）を用いても良い。
Ｏ□等の絶縁ｍ （２）が全面に形成され、この上に多
結晶シリコン薄膜（３）が形成されている。なお、上記
基板（１）の材質としては、石英、ガラス、グレーズド
セラミック等が使用でき、また発熱抵抗体が形成される
部分を若干盛り上げた凸状基板（例えば部分グレーズ基
板等、）を用いても良い。
また、上記絶縁膜（２）は必ず必要というわけではなく
、場合によっては無くともよい。
、場合によっては無くともよい。
そして、上記多結晶シリコン薄膜（３）は、発熱抵抗体
及び駆動回路部の薄膜トランジスタを構成する活性層と
して利用されている。
及び駆動回路部の薄膜トランジスタを構成する活性層と
して利用されている。
すなわち、上記多結晶シリコン薄膜（３）のうち駆動回
路部の多結晶シリコンＦ４１１（３Ａ）の両端部には所
定のｎ型不純物がドープされた抵抗の低いｎ型領域（３
ａ） 、 （３ｂ）が形成されていて、これら抵抗の低
いｎ型領域（３ａ） 、 （３ｂ）がそれぞれソース領
域（４）、ドレイン領域（５）を構成している。なお、
ＭＯＳ ＦＥＴの動作時においては、多結晶シリコン
薄膜（３＾）中のソース領域（４）とドレイン領域（５
）との間の部分にチャンネルが形成されるようになって
いるので、この多結晶シリコン薄膜の中間部分が活性層
（３Ｃ）を構成している。
路部の多結晶シリコンＦ４１１（３Ａ）の両端部には所
定のｎ型不純物がドープされた抵抗の低いｎ型領域（３
ａ） 、 （３ｂ）が形成されていて、これら抵抗の低
いｎ型領域（３ａ） 、 （３ｂ）がそれぞれソース領
域（４）、ドレイン領域（５）を構成している。なお、
ＭＯＳ ＦＥＴの動作時においては、多結晶シリコン
薄膜（３＾）中のソース領域（４）とドレイン領域（５
）との間の部分にチャンネルが形成されるようになって
いるので、この多結晶シリコン薄膜の中間部分が活性層
（３Ｃ）を構成している。
また上記多結晶シリコン薄膜（３＾）上には、５ｉｆｔ
からなるゲート絶縁層（６）が形成され、このゲート絶
縁膜（６）上には不純物がドープされた多結晶シリコン
（ＤＯＰＯ３）からなるゲート−電極（７）が形成され
ている。なお、このゲート電極（７）の材質としては、
多結晶シリコンに限られず、Ｔａ −３ｉＯ＊、 Ｔａ
−５ｉ、 ＴａＮ＋ ＮｉＣｒ等が使用される。
からなるゲート絶縁層（６）が形成され、このゲート絶
縁膜（６）上には不純物がドープされた多結晶シリコン
（ＤＯＰＯ３）からなるゲート−電極（７）が形成され
ている。なお、このゲート電極（７）の材質としては、
多結晶シリコンに限られず、Ｔａ −３ｉＯ＊、 Ｔａ
−５ｉ、 ＴａＮ＋ ＮｉＣｒ等が使用される。
さらに、上記多結晶シリコン薄１１！（３Ａ）及びゲー
ト電極（７）上には、ＳｉＯ□からなる絶縁Ｎ（８）が
形成されている。この絶縁層（８）には開口（８ａ）
、 （８ｂ）が形成されていて、これらの開口（８ａ）
、 （８ｂ）を通じてソース領域（４）及ブ１゛レイ
ン領域（５）のためのＡｊ！、Ｗ、Ｔｉ、Ｍｏ等からな
る取り出し電極（９） 、 （１０）がそれぞれ形成さ
れている。
ト電極（７）上には、ＳｉＯ□からなる絶縁Ｎ（８）が
形成されている。この絶縁層（８）には開口（８ａ）
、 （８ｂ）が形成されていて、これらの開口（８ａ）
、 （８ｂ）を通じてソース領域（４）及ブ１゛レイ
ン領域（５）のためのＡｊ！、Ｗ、Ｔｉ、Ｍｏ等からな
る取り出し電極（９） 、 （１０）がそれぞれ形成さ
れている。
ところで、上述の構成のＦＥＴにおいて、チャンネルが
形成される活性層（３ｃ）を構成している多結晶シリコ
ン薄膜（３Ａ）の膜厚は、通常１５００人程度であるの
に対して、本発明では８００Å以下と極めて薄く設定し
ている。したがって、実効電子移動度μを極めて大きい
値にすることができる。これは、活性層（３ｃ）の膜厚
が、ゲート電極（７）に通常の大きさのゲート電圧を印
加した場合にこの活性ＦＪ（３ｃ）に誘起されるチャン
ネルの厚さよりも小さくなっているためであると考えら
れる。なお、上記多結晶シリコン薄Ｉｇ（３Ａ）の膜厚
としては、２０〜８００人の範囲とすればよいが、実用
的には２００人程度に設定するのが好適である。
形成される活性層（３ｃ）を構成している多結晶シリコ
ン薄膜（３Ａ）の膜厚は、通常１５００人程度であるの
に対して、本発明では８００Å以下と極めて薄く設定し
ている。したがって、実効電子移動度μを極めて大きい
値にすることができる。これは、活性層（３ｃ）の膜厚
が、ゲート電極（７）に通常の大きさのゲート電圧を印
加した場合にこの活性ＦＪ（３ｃ）に誘起されるチャン
ネルの厚さよりも小さくなっているためであると考えら
れる。なお、上記多結晶シリコン薄Ｉｇ（３Ａ）の膜厚
としては、２０〜８００人の範囲とすればよいが、実用
的には２００人程度に設定するのが好適である。
一方、上記活性層（３ｃ）の構成材料である多結晶シリ
コン薄膜は、上記駆動回路部のみならず、発熱抵抗体（
３Ｂ）としても利用される。
コン薄膜は、上記駆動回路部のみならず、発熱抵抗体（
３Ｂ）としても利用される。
また、発熱抵抗体（３Ｂ）となる多結晶シリコン薄膜に
は、取り出し電極（９） 、 （１０）形成と同時に作
成されるリート電極（１１）が接続される。この例では
、ソース領域（４）の取り出し電極（９）と一方のり一
ド電極（ｌｌａ）とが一体的に形成され、駆動回路部と
発熱抵抗体間の電気的接続を図っている。なお、駆動回
路部の各能動素子間の配線は、例えばイネーブル、ラン
チ、データ、クロック等の配線を比較的配線抵抗の高い
ゲート電極材で行い、■８゜Ｇ工、Ｖｏ 、Ｇｏ等の配
線をソース電極、ドレイン電極の電極材で行うというよ
うに、２Ｎ配線とすることもできる。
は、取り出し電極（９） 、 （１０）形成と同時に作
成されるリート電極（１１）が接続される。この例では
、ソース領域（４）の取り出し電極（９）と一方のり一
ド電極（ｌｌａ）とが一体的に形成され、駆動回路部と
発熱抵抗体間の電気的接続を図っている。なお、駆動回
路部の各能動素子間の配線は、例えばイネーブル、ラン
チ、データ、クロック等の配線を比較的配線抵抗の高い
ゲート電極材で行い、■８゜Ｇ工、Ｖｏ 、Ｇｏ等の配
線をソース電極、ドレイン電極の電極材で行うというよ
うに、２Ｎ配線とすることもできる。
以上の構成の発熱抵抗体及び駆動回路部上には、全面に
亘って耐酸化層（１２）及び耐摩耗層（１３）が形成さ
れている。これら耐酸化層（１２） 、耐摩耗層（１３
）は、上記発熱抵抗体（３Ｂ）の保護膜となると同時に
、上記駆動回路部のＦＥＴの表面保護膜（バンシベーシ
ョン膜）としても作用する。
亘って耐酸化層（１２）及び耐摩耗層（１３）が形成さ
れている。これら耐酸化層（１２） 、耐摩耗層（１３
）は、上記発熱抵抗体（３Ｂ）の保護膜となると同時に
、上記駆動回路部のＦＥＴの表面保護膜（バンシベーシ
ョン膜）としても作用する。
このように構成される薄膜サーマルヘッドにおいては、
駆動回路部のドライバを薄膜トランジスタ回路で構成し
ているので、第６閏における突部の寸法ｔをほとんど零
（１μｍ以下）に抑えることができ、したがってペーパ
ーパスに対する寸法制約を無くすことができる。また、
駆動回路部はどこにでも設置できるようになるので、こ
の点でも小型化に有利である。
駆動回路部のドライバを薄膜トランジスタ回路で構成し
ているので、第６閏における突部の寸法ｔをほとんど零
（１μｍ以下）に抑えることができ、したがってペーパ
ーパスに対する寸法制約を無くすことができる。また、
駆動回路部はどこにでも設置できるようになるので、こ
の点でも小型化に有利である。
また、駆動回路部と発熱抵抗体とは薄膜パターンで結線
されているので、ワイヤボンディングを必要とせず、そ
のピッチの制約による寸法制約も解消することができ、
同時に繁雑な工程や高価な装置、ボンディングに付帯す
る副資材等が不要となる。特に、ＩＣチップを使用せず
、接続箇所が存在しないので、信鯨性の高いものとなる
。
されているので、ワイヤボンディングを必要とせず、そ
のピッチの制約による寸法制約も解消することができ、
同時に繁雑な工程や高価な装置、ボンディングに付帯す
る副資材等が不要となる。特に、ＩＣチップを使用せず
、接続箇所が存在しないので、信鯨性の高いものとなる
。
さらに、発熱抵抗体と駆動回路部の能動素子とは同一基
板上に同一工程で形成するので、如何なる回路を形成し
ても製造コストはほとんど変わらず、実用性が高い。
板上に同一工程で形成するので、如何なる回路を形成し
ても製造コストはほとんど変わらず、実用性が高い。
以上、ドライバ部を構成するＭＯＳ ＦＥＴの活性層
を発熱抵抗体に用いた一実施例について説明したが、本
発明がこの実施例に限定されるものではなく、種々の構
成を取り得ることは言うまでもない。以下、本発明の他
の実施例について説明する。
を発熱抵抗体に用いた一実施例について説明したが、本
発明がこの実施例に限定されるものではなく、種々の構
成を取り得ることは言うまでもない。以下、本発明の他
の実施例について説明する。
第２図は、ＦＥＴのゲート電極を発熱抵抗体に用いた例
を示すものである。なお、以下の各側においても同様で
あるが、先の実施例と同一の部材には同一の符号を付し
てその説明は省略する。
を示すものである。なお、以下の各側においても同様で
あるが、先の実施例と同一の部材には同一の符号を付し
てその説明は省略する。
この実施例では、ゲート電極（７）形成時に同時にゲー
ト材で発熱抵抗体（２１）を形成しているゆまた、上記
発熱抵抗体（２１）のリード線は、ソース領域（４）や
ドレイン領域（５）の取り出し電極（９） 、 （１０
）の形成と同時にこれら電極材料で形成されていること
は、先の実施例と同様である。
ト材で発熱抵抗体（２１）を形成しているゆまた、上記
発熱抵抗体（２１）のリード線は、ソース領域（４）や
ドレイン領域（５）の取り出し電極（９） 、 （１０
）の形成と同時にこれら電極材料で形成されていること
は、先の実施例と同様である。
第３図は、前述の第１図に示す実施例と同様にＦＥＴの
活性層（３ｃ）形成のための多結晶シリコン薄膜（３）
を発熱抵抗体（３Ｂ）として利用するとともに、絶縁層
（８）を上記発熱抵抗体（３Ｂ）の耐酸化層として用い
た例を示すものである。この場合には耐酸化層が発熱抵
抗体（３Ｂ）上に形成された構造となるので、第１図あ
るいは第２図に示す実施例とは異なり、特別な耐酸化！
（１２）は不要となり、耐摩耗層（１３）のみを形成す
ればよい。
活性層（３ｃ）形成のための多結晶シリコン薄膜（３）
を発熱抵抗体（３Ｂ）として利用するとともに、絶縁層
（８）を上記発熱抵抗体（３Ｂ）の耐酸化層として用い
た例を示すものである。この場合には耐酸化層が発熱抵
抗体（３Ｂ）上に形成された構造となるので、第１図あ
るいは第２図に示す実施例とは異なり、特別な耐酸化！
（１２）は不要となり、耐摩耗層（１３）のみを形成す
ればよい。
第４図は、前述の第２図に示す実施例と同様にＦＥＴの
ゲート電極（７）形成のためのゲート材を発熱抵抗体（
２１）として利用するとともに、絶縁層（８）を上記発
熱抵抗体（２］）の耐酸化層として用いた例を示すもの
である。この例においても、第３図に示す実施例と同様
に、耐酸化層（１２）は不要となる。
ゲート電極（７）形成のためのゲート材を発熱抵抗体（
２１）として利用するとともに、絶縁層（８）を上記発
熱抵抗体（２］）の耐酸化層として用いた例を示すもの
である。この例においても、第３図に示す実施例と同様
に、耐酸化層（１２）は不要となる。
また、発熱抵抗体を従来のサーマルヘッドと同様にＴａ
−５ｉＯｚ＋Ｔａ−３ｉ、ＴａＮ、ＮｉＣｒ等の材料で
構成し、これら発熱抵抗体と薄膜トランジスタ間が薄膜
トランジスタの電極材料で各々結線された構成としても
よい。
−５ｉＯｚ＋Ｔａ−３ｉ、ＴａＮ、ＮｉＣｒ等の材料で
構成し、これら発熱抵抗体と薄膜トランジスタ間が薄膜
トランジスタの電極材料で各々結線された構成としても
よい。
以上の説明からも明らかなように、本発明の薄膜サーマ
ルヘッドにおいては、発熱抵抗体と駆動回路部とを薄膜
技術により同一基板上に形成し、またこれら発熱抵抗体
と駆動回路部間をゲート材。
ルヘッドにおいては、発熱抵抗体と駆動回路部とを薄膜
技術により同一基板上に形成し、またこれら発熱抵抗体
と駆動回路部間をゲート材。
電極材等の薄膜パターンで結線しているので、ワイヤボ
ンディングによる接続が不要になり、生産性や信顧性に
優れたものとなる。
ンディングによる接続が不要になり、生産性や信顧性に
優れたものとなる。
また、駆動回路部が薄膜トランジスタにより構成され、
この部分の基板からの突出量が極めて微小（全部で１μ
ｍ以下程度）なものであるので、プラテン外径等による
実装位置の制約が無くなり、小型化の点で極めて有利で
ある。
この部分の基板からの突出量が極めて微小（全部で１μ
ｍ以下程度）なものであるので、プラテン外径等による
実装位置の制約が無くなり、小型化の点で極めて有利で
ある。
さらに、駆動回路部を構成する薄膜トランジスタの活性
層の厚さが８００Å以下と薄く設定されているので、電
子移動度μが極めて高くなり、ドライバ素子であるトラ
ンジスタを微小面積で作成することができ、この点でも
小型化に有利である。
層の厚さが８００Å以下と薄く設定されているので、電
子移動度μが極めて高くなり、ドライバ素子であるトラ
ンジスタを微小面積で作成することができ、この点でも
小型化に有利である。
さらにまた、上記活性層の薄膜化は、サーマルヘッドの
小型化のみならず、記録特性向上の点でも実用性が高い
０例えば、ドライバ素子のオン抵抗を小さくできるので
、パワーロスが少なくなり、効率が大幅に向上される。
小型化のみならず、記録特性向上の点でも実用性が高い
０例えば、ドライバ素子のオン抵抗を小さくできるので
、パワーロスが少なくなり、効率が大幅に向上される。
また、ＦＥＴの周波数特性の向上が可能で、したがって
高速記録や高階調記録が可能となる。
高速記録や高階調記録が可能となる。
第１図は本発明を適用した１１１！サーマルヘツドの一
実施例を示す要部拡大断面図である。 第２図ないし第４図はそれぞれ本発明の他の実施例を示
す要部拡大断面図である。 第５図はサーマルヘッドの回路構成例を示す回路図であ
る。 第６図は従来のサーマルヘッドを模式的に示す側面図で
ある。 １ ・ ・ ・ 基牟反 ３・・・多結晶シリコン薄膜 ３Ｃ・・・活性層 ３Ｂ、２１・・・発熱抵抗体
実施例を示す要部拡大断面図である。 第２図ないし第４図はそれぞれ本発明の他の実施例を示
す要部拡大断面図である。 第５図はサーマルヘッドの回路構成例を示す回路図であ
る。 第６図は従来のサーマルヘッドを模式的に示す側面図で
ある。 １ ・ ・ ・ 基牟反 ３・・・多結晶シリコン薄膜 ３Ｃ・・・活性層 ３Ｂ、２１・・・発熱抵抗体
Claims (1)
- 絶縁基板上に多結晶シリコンよりなる薄膜層を設け該多
結晶シリコン薄膜を利用して発熱抵抗体及び駆動回路部
を同一基板上に形成してなり、上記駆動回路部を活性層
の薄い薄膜トランジスタにより構成したことを特徴とす
る薄膜サーマルヘッド。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047458A JPH0737146B2 (ja) | 1986-03-06 | 1986-03-06 | 薄膜サ−マルヘツド |
| CA000531211A CA1283693C (en) | 1986-03-06 | 1987-03-05 | Thermal print head containing super-thin polycrystalline silicon film transistor |
| KR870001956A KR870008706A (ko) | 1986-03-06 | 1987-03-05 | 열 프린트 헤드 |
| DE87103260T DE3786935T2 (de) | 1986-03-06 | 1987-03-06 | Wärmedruckkopf mit einem superdünnen polykristallinen Silikonfilmtransistor. |
| EP87103260A EP0235827B1 (en) | 1986-03-06 | 1987-03-06 | Thermal print head containing super-thin polycrystalline silicon film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047458A JPH0737146B2 (ja) | 1986-03-06 | 1986-03-06 | 薄膜サ−マルヘツド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204964A true JPS62204964A (ja) | 1987-09-09 |
| JPH0737146B2 JPH0737146B2 (ja) | 1995-04-26 |
Family
ID=12775712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61047458A Expired - Lifetime JPH0737146B2 (ja) | 1986-03-06 | 1986-03-06 | 薄膜サ−マルヘツド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737146B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137942A (ja) * | 1988-11-18 | 1990-05-28 | Casio Comput Co Ltd | サーマルヘッドおよびその製造方法 |
| JPH02137943A (ja) * | 1988-11-21 | 1990-05-28 | Casio Comput Co Ltd | サーマルヘッド |
| EP0778139A1 (en) * | 1995-12-06 | 1997-06-11 | Hewlett-Packard Company | Integrated thin-film drive head for thermal ink-jet printer |
| US6132032A (en) * | 1999-08-13 | 2000-10-17 | Hewlett-Packard Company | Thin-film print head for thermal ink-jet printers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161344A (en) * | 1978-06-09 | 1979-12-20 | Canon Inc | Thermal recorder |
-
1986
- 1986-03-06 JP JP61047458A patent/JPH0737146B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161344A (en) * | 1978-06-09 | 1979-12-20 | Canon Inc | Thermal recorder |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137942A (ja) * | 1988-11-18 | 1990-05-28 | Casio Comput Co Ltd | サーマルヘッドおよびその製造方法 |
| JPH02137943A (ja) * | 1988-11-21 | 1990-05-28 | Casio Comput Co Ltd | サーマルヘッド |
| EP0778139A1 (en) * | 1995-12-06 | 1997-06-11 | Hewlett-Packard Company | Integrated thin-film drive head for thermal ink-jet printer |
| US6758552B1 (en) | 1995-12-06 | 2004-07-06 | Hewlett-Packard Development Company | Integrated thin-film drive head for thermal ink-jet printer |
| US6132032A (en) * | 1999-08-13 | 2000-10-17 | Hewlett-Packard Company | Thin-film print head for thermal ink-jet printers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0737146B2 (ja) | 1995-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |