JPH0737146B2 - 薄膜サ−マルヘツド - Google Patents
薄膜サ−マルヘツドInfo
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- JPH0737146B2 JPH0737146B2 JP61047458A JP4745886A JPH0737146B2 JP H0737146 B2 JPH0737146 B2 JP H0737146B2 JP 61047458 A JP61047458 A JP 61047458A JP 4745886 A JP4745886 A JP 4745886A JP H0737146 B2 JPH0737146 B2 JP H0737146B2
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- thin film
- thermal head
- heating resistor
- polycrystalline silicon
- drive circuit
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- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
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- B41J2/335—Structure of thermal heads
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- B41J2/33515—Heater layers
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B41J2/3357—Surface type resistors
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、感熱記録紙に対して発熱抵抗体の選択的発熱
により感熱記録を行うサーマルヘッドに関するものであ
り、特に発熱抵抗体とその駆動回路部を薄膜技術により
形成した薄膜サーマルヘッドに関するものである。
により感熱記録を行うサーマルヘッドに関するものであ
り、特に発熱抵抗体とその駆動回路部を薄膜技術により
形成した薄膜サーマルヘッドに関するものである。
本発明は、絶縁基板上に多結晶シリコンよりなる薄膜層
を設け該多結晶シリコン薄膜を利用して発熱抵抗体及び
駆動回路部を同一基板上に形成するとともに、 上記駆動回路部を活性層の薄い薄膜トランジスタにより
構成し、 小型化が可能で寸法制約の少ないサーマルヘッドを提供
し、且つ高速記録，高階調記録が可能なサーマルヘッド
を提供しようとするものである。
を設け該多結晶シリコン薄膜を利用して発熱抵抗体及び
駆動回路部を同一基板上に形成するとともに、 上記駆動回路部を活性層の薄い薄膜トランジスタにより
構成し、 小型化が可能で寸法制約の少ないサーマルヘッドを提供
し、且つ高速記録，高階調記録が可能なサーマルヘッド
を提供しようとするものである。
従来、ライン型あるいはシリアル型等のサーマルヘッド
では、発熱抵抗体の駆動方法としてダイレクトドライブ
方式やダイオードマトリックス方式の何れかが主に採用
されている。そして、このような方式のサーマルヘッド
においては、駆動回路部等を構成するIC,ダイオード等
の半導体素子ペレットをサーマルヘッド基板に直接実装
して小型化を図っている。
では、発熱抵抗体の駆動方法としてダイレクトドライブ
方式やダイオードマトリックス方式の何れかが主に採用
されている。そして、このような方式のサーマルヘッド
においては、駆動回路部等を構成するIC,ダイオード等
の半導体素子ペレットをサーマルヘッド基板に直接実装
して小型化を図っている。
しかしながら、上述のように半導体素子ペレットを基板
に実装する方法では、サーマルヘッドの小型化や生産性
等の点で制約が多く、その改善が望まれている。
に実装する方法では、サーマルヘッドの小型化や生産性
等の点で制約が多く、その改善が望まれている。
例えば、第６図に示すように、サーマルヘッド基板（10
1）上に半導体素子（102）を実装して封止剤（103）で
封止した場合には、これら半導体素子（102）や封止剤
（103）による突部やカバー（104）の突部をプラテン
（105）を外径寸法に対応するペーパーパスから逃げる
必要があり、発熱抵抗体から上記半導体素子（102）に
よる突部までの距離W1に制約が生じて小型化の妨げとな
っている。
1）上に半導体素子（102）を実装して封止剤（103）で
封止した場合には、これら半導体素子（102）や封止剤
（103）による突部やカバー（104）の突部をプラテン
（105）を外径寸法に対応するペーパーパスから逃げる
必要があり、発熱抵抗体から上記半導体素子（102）に
よる突部までの距離W1に制約が生じて小型化の妨げとな
っている。
一方、基板寸法W2は、半導体素子（102）の長さやワイ
ヤボンディングピッチで決まる。この場合、半導体素子
（102）はLSI化を図ればある程度小さくすることができ
るが、高価なものとなる。また、ワイヤボンディングピ
ッチも150〜200μｍ程度の限界であり、例えば半導体素
子（102）が32ビットドライバであると約3mm,64ビット
ドライバであると約7mm必要となる等、寸法上の制約が
大きい。
ヤボンディングピッチで決まる。この場合、半導体素子
（102）はLSI化を図ればある程度小さくすることができ
るが、高価なものとなる。また、ワイヤボンディングピ
ッチも150〜200μｍ程度の限界であり、例えば半導体素
子（102）が32ビットドライバであると約3mm,64ビット
ドライバであると約7mm必要となる等、寸法上の制約が
大きい。
またその他、 １）ワイヤボンディング，半田付け，熱圧着等の接続箇
所が多く、信頼性が低いこと、 ２）半導体素子実装工程が必要で、ワイヤボンダ，樹脂
硬化用オーブン等の高価な装置が必要となるとともに、
熟練を要する作業であるため作業者が限定されること、 ３）例えばICペレット，封止シリコーン，封止部カバ
ー,Auワイヤ，ダイボンディングペースト等の副資材が
多く、部品点数も多いことから、組み立て工程が多くな
り製造コストも増大すること、 ４）例えばカウンター回路，温度センサ回路，メモリ回
路等をサーマルヘッド基板（101）上に設けようとする
と、半導体素子（102）とは別のICペレットが必要にな
り、実装費を含め高価なものとなること、 等、多くの問題を抱えている。
所が多く、信頼性が低いこと、 ２）半導体素子実装工程が必要で、ワイヤボンダ，樹脂
硬化用オーブン等の高価な装置が必要となるとともに、
熟練を要する作業であるため作業者が限定されること、 ３）例えばICペレット，封止シリコーン，封止部カバ
ー,Auワイヤ，ダイボンディングペースト等の副資材が
多く、部品点数も多いことから、組み立て工程が多くな
り製造コストも増大すること、 ４）例えばカウンター回路，温度センサ回路，メモリ回
路等をサーマルヘッド基板（101）上に設けようとする
と、半導体素子（102）とは別のICペレットが必要にな
り、実装費を含め高価なものとなること、 等、多くの問題を抱えている。
そこでさらに従来、例えば特開昭58−153672号公報に記
載されるように、発熱抵抗体よりなる記録素子を駆動す
る駆動アンプや記録制御回路を薄膜トランジスタにより
構成した、いわゆる薄膜サーマルヘッドが提案されてい
る。
載されるように、発熱抵抗体よりなる記録素子を駆動す
る駆動アンプや記録制御回路を薄膜トランジスタにより
構成した、いわゆる薄膜サーマルヘッドが提案されてい
る。
しかしながら、このような通常の薄膜トランジスタによ
り駆動回路部を構成したサーマルヘッドでは、上記薄膜
トランジスタにおける電子移動度μが低いため、大電流
スイッチに用いようとするとゲートの周辺長が非常に大
きく必要となり、デバイス寸法の大型化を惹起し、やは
り小型化に制約が生ずるとともに、ドライバ・オン抵抗
が大きく、パワーロスが大となり効率が悪くなること、
電界効果型トランジスタの周波数特性が悪く４〜6MHz程
度の高周波に対応することが困難で高速記録や高階調記
録が難しいこと等の問題があり、これらの点で不満を残
していた。
り駆動回路部を構成したサーマルヘッドでは、上記薄膜
トランジスタにおける電子移動度μが低いため、大電流
スイッチに用いようとするとゲートの周辺長が非常に大
きく必要となり、デバイス寸法の大型化を惹起し、やは
り小型化に制約が生ずるとともに、ドライバ・オン抵抗
が大きく、パワーロスが大となり効率が悪くなること、
電界効果型トランジスタの周波数特性が悪く４〜6MHz程
度の高周波に対応することが困難で高速記録や高階調記
録が難しいこと等の問題があり、これらの点で不満を残
していた。
このように、従来のサーマルヘッドでは、小型化に対す
る制約が多く、生産性や製造コスト等の点で不利であっ
た。また、通常の薄膜トランジスタを駆動回路部に用い
たサーマルヘッドも提案されているが、その特性上、高
速記録や高階調記録等に対処することは難しかった。
る制約が多く、生産性や製造コスト等の点で不利であっ
た。また、通常の薄膜トランジスタを駆動回路部に用い
たサーマルヘッドも提案されているが、その特性上、高
速記録や高階調記録等に対処することは難しかった。
そこで本発明は、上述の従来の実情に鑑みて提案された
ものであって、基板寸法に対する制約が少なく小型化が
可能であるとともに量産性，製造コスト等の点でも有利
な薄膜サーマルヘッドを提供することを目的とし、さら
には高速記録や高階調記録に充分対処可能な薄膜サーマ
ルヘッドを提供することを目的とする。
ものであって、基板寸法に対する制約が少なく小型化が
可能であるとともに量産性，製造コスト等の点でも有利
な薄膜サーマルヘッドを提供することを目的とし、さら
には高速記録や高階調記録に充分対処可能な薄膜サーマ
ルヘッドを提供することを目的とする。
上述の目的を達成するために、本発明の薄膜サーマルヘ
ッドは、絶縁基板上に多結晶シリコンよりなる薄膜層を
設け該多結晶シリコン薄膜を利用して発熱抵抗体及び駆
動回路部を同一基板上に形成してなり、上記駆動回路部
を多結晶シリコンよりなる活性層を有しこの活性層が80
0Å以下である薄膜トランジスタにより構成したことを
特徴としている。
ッドは、絶縁基板上に多結晶シリコンよりなる薄膜層を
設け該多結晶シリコン薄膜を利用して発熱抵抗体及び駆
動回路部を同一基板上に形成してなり、上記駆動回路部
を多結晶シリコンよりなる活性層を有しこの活性層が80
0Å以下である薄膜トランジスタにより構成したことを
特徴としている。
絶縁基板上の多結晶シリコン薄膜層により駆動回路部を
形成しているので、この駆動回路部による突起を数μｍ
以下に抑えることができ、基板寸法に対する制約が解消
される。同時にワイヤボンディング等の繁雑な工程も不
要となり、信頼性も増す。
形成しているので、この駆動回路部による突起を数μｍ
以下に抑えることができ、基板寸法に対する制約が解消
される。同時にワイヤボンディング等の繁雑な工程も不
要となり、信頼性も増す。
また、特に駆動回路部において、駆動回路を構成するト
ランジスタの活性層となる多結晶シリコン薄膜層の膜厚
を800Å以下とし、空乏層とほぼ同等の厚さに設定する
ことにより、電子移動度μが高くなり、数mA〜数十mAの
ドライバ素子が微小面積で作製される。さらに、ロジッ
ク回路の動作周波数が比較的高くなり、高速記録，高階
調記録が達せられる。
ランジスタの活性層となる多結晶シリコン薄膜層の膜厚
を800Å以下とし、空乏層とほぼ同等の厚さに設定する
ことにより、電子移動度μが高くなり、数mA〜数十mAの
ドライバ素子が微小面積で作製される。さらに、ロジッ
ク回路の動作周波数が比較的高くなり、高速記録，高階
調記録が達せられる。
以下、本発明の具体的な実施例について図面を参照しな
がら説明する。
がら説明する。
先ず、本発明が適用される薄膜サーマルヘッドの回路構
成例を第５図に示す。
成例を第５図に示す。
この回路構成例においては、画信号はデータ信号として
信号端子（51）よりシフトレジスタ回路（52）に入力さ
れる。信号端子（53）より入力されるクロック信号に従
ってシフトレジスタ回路（52）に１ライン分のデータが
入力されると、信号端子（54）よりラッチパルスとして
入力されるストローブ信号により全データはラッチ回路
（55）に並列転送され保持される。ラッチ回路（55）に
保持されたデータは、信号端子（56）より入力され印字
タイミング等を決定するイネーブル信号の指示に従って
ゲート回路（57）を介してドライバ素子（58）を駆動
し、発熱抵抗体（59）に選択的に通電し発熱させる。
信号端子（51）よりシフトレジスタ回路（52）に入力さ
れる。信号端子（53）より入力されるクロック信号に従
ってシフトレジスタ回路（52）に１ライン分のデータが
入力されると、信号端子（54）よりラッチパルスとして
入力されるストローブ信号により全データはラッチ回路
（55）に並列転送され保持される。ラッチ回路（55）に
保持されたデータは、信号端子（56）より入力され印字
タイミング等を決定するイネーブル信号の指示に従って
ゲート回路（57）を介してドライバ素子（58）を駆動
し、発熱抵抗体（59）に選択的に通電し発熱させる。
本発明では、例えば上記ドライバ素子（58）をMOS FET
で、他の回路をCMOSで構成し、これらのソース，ドレイ
ン活性層の多結晶シリコンの膜厚を800Å以下とする。
で、他の回路をCMOSで構成し、これらのソース，ドレイ
ン活性層の多結晶シリコンの膜厚を800Å以下とする。
第１図は、本発明を適用した薄膜サーマルヘッドの一例
を示すもので、ドライバ部を構成するMOS FETの活性層
を発熱抵抗体に用い、ソース，ドレイン電極を発熱抵抗
体の電極に用いたものである。
を示すもので、ドライバ部を構成するMOS FETの活性層
を発熱抵抗体に用い、ソース，ドレイン電極を発熱抵抗
体の電極に用いたものである。
この例では、サーマルヘッドの基板（１）上には、SiO2
等の絶縁膜（２）が全面に形成され、この上に多結晶シ
リコン薄膜（３）が形成されている。なお、上記基板
（１）の材質としては、石英，ガラス，グレーズドセラ
ミック等が使用でき、また発熱抵抗体が形成される部分
を若干盛り上げた凸状基板（例えば部分グレーズ基板
等。）を用いても良い。また、上記絶縁膜（２）は必ず
必要というわけではなく、場合によっては無くともよ
い。
等の絶縁膜（２）が全面に形成され、この上に多結晶シ
リコン薄膜（３）が形成されている。なお、上記基板
（１）の材質としては、石英，ガラス，グレーズドセラ
ミック等が使用でき、また発熱抵抗体が形成される部分
を若干盛り上げた凸状基板（例えば部分グレーズ基板
等。）を用いても良い。また、上記絶縁膜（２）は必ず
必要というわけではなく、場合によっては無くともよ
い。
そして、上記多結晶シリコン薄膜（３）は、発熱抵抗体
及び駆動回路部の薄膜トランジスタを構成する活性層と
して利用されている。
及び駆動回路部の薄膜トランジスタを構成する活性層と
して利用されている。
すなわち、上記多結晶シリコン薄膜（３）のうち駆動回
路部の多結晶シリコン薄膜（3A）の両端部には所定のｎ
型不純物がドープされた抵抗の低いｎ型領域（3a），
（3b）が形成されていて、これら抵抗の低いｎ型領域
（3a），（3b）がそれぞれソース領域（４）、ドレイン
領域（５）を構成している。なお、MOS FETの動作時に
おいては、多結晶シリコン薄膜（3A）中のソース領域
（４）とドレイン領域（５）との間の部分にチャンネル
が形成されるようになっているので、この多結晶シリコ
ン薄膜の中間部分が活性層（3c）を構成している。
路部の多結晶シリコン薄膜（3A）の両端部には所定のｎ
型不純物がドープされた抵抗の低いｎ型領域（3a），
（3b）が形成されていて、これら抵抗の低いｎ型領域
（3a），（3b）がそれぞれソース領域（４）、ドレイン
領域（５）を構成している。なお、MOS FETの動作時に
おいては、多結晶シリコン薄膜（3A）中のソース領域
（４）とドレイン領域（５）との間の部分にチャンネル
が形成されるようになっているので、この多結晶シリコ
ン薄膜の中間部分が活性層（3c）を構成している。
また上記多結晶シリコン薄膜（3A）上には、SiO2からな
るゲート絶縁層（６）が形成され、このゲート絶縁膜
（６）上には不純物がドープされた多結晶シリコン（DO
POS）からなるゲート電極（７）が形成されている。な
お、このゲート電極（７）の材質としては、多結晶シリ
コンに限られず、Ta−SiO2,Ta−Si,TaN,NiCr等が使用さ
れる。
るゲート絶縁層（６）が形成され、このゲート絶縁膜
（６）上には不純物がドープされた多結晶シリコン（DO
POS）からなるゲート電極（７）が形成されている。な
お、このゲート電極（７）の材質としては、多結晶シリ
コンに限られず、Ta−SiO2,Ta−Si,TaN,NiCr等が使用さ
れる。
さらに、上記多結晶シリコン薄膜（3A）及びゲート電極
（７）上には、SiO2からなる絶縁層（８）が形成されて
いる。この絶縁層（８）には開口（8a），（8b）が形成
されていて、これらの開口（8a），（8b）を通じてソー
ス領域（４）及びドレイン領域（５）のためのAl,W,Ti,
Mo等からなる取り出し電極（９），（10）がそれぞれ形
成されている。
（７）上には、SiO2からなる絶縁層（８）が形成されて
いる。この絶縁層（８）には開口（8a），（8b）が形成
されていて、これらの開口（8a），（8b）を通じてソー
ス領域（４）及びドレイン領域（５）のためのAl,W,Ti,
Mo等からなる取り出し電極（９），（10）がそれぞれ形
成されている。
ところで、上述の構成のFETにおいて、チャンネルが形
成される活性層（3c）を構成している多結晶シリコン薄
膜（3A）の膜厚は、通常の1500Å程度であるのに対し
て、本発明では800Å以下と極めて薄く設定している。
したがって、実効電子移動度μを極めて大きい値にする
ことができる。これは、活性層（3c）の膜厚が、ゲート
電極（７）に通常の大きさのゲート電圧を印加した場合
にこの活性層（3c）に誘起されるチャンネルの厚さより
も小さくなっているためであると考えられる。なお、上
記多結晶シリコン薄膜（3A）の膜厚としては、20〜800
Åの範囲とすればよいが、実用的には200Å程度に設定
するのが好適である。
成される活性層（3c）を構成している多結晶シリコン薄
膜（3A）の膜厚は、通常の1500Å程度であるのに対し
て、本発明では800Å以下と極めて薄く設定している。
したがって、実効電子移動度μを極めて大きい値にする
ことができる。これは、活性層（3c）の膜厚が、ゲート
電極（７）に通常の大きさのゲート電圧を印加した場合
にこの活性層（3c）に誘起されるチャンネルの厚さより
も小さくなっているためであると考えられる。なお、上
記多結晶シリコン薄膜（3A）の膜厚としては、20〜800
Åの範囲とすればよいが、実用的には200Å程度に設定
するのが好適である。
一方、上記活性層（3c）の構成材料である多結晶シリコ
ン薄膜は、上記駆動回路部のみならず、発熱抵抗体（3
B）としても利用される。
ン薄膜は、上記駆動回路部のみならず、発熱抵抗体（3
B）としても利用される。
また、発熱抵抗体（3B）となる多結晶シリコン薄膜に
は、取り出し電極（９），（10）形成と同時に作成され
るリード電極（11）が接続される。この例では、ソース
領域（４）の取り出し電極（９）と一方のリード電極
（11a）とが一体的に形成され、駆動回路部と発熱抵抗
体間の電気的接続を図っている。なお、駆動回路部の各
能動素子間の配線は、例えばイネーブル，ラッチ，デー
タ，クロック等の配線を比較的配線抵抗の高いゲート電
極材で行い、VH,GH,VD,GD等の配線をソース電極，ドレ
イン電極の電極材で行うというように、２層配線とする
こともできる。
は、取り出し電極（９），（10）形成と同時に作成され
るリード電極（11）が接続される。この例では、ソース
領域（４）の取り出し電極（９）と一方のリード電極
（11a）とが一体的に形成され、駆動回路部と発熱抵抗
体間の電気的接続を図っている。なお、駆動回路部の各
能動素子間の配線は、例えばイネーブル，ラッチ，デー
タ，クロック等の配線を比較的配線抵抗の高いゲート電
極材で行い、VH,GH,VD,GD等の配線をソース電極，ドレ
イン電極の電極材で行うというように、２層配線とする
こともできる。
以上の構成の発熱抵抗体及び駆動回路部上には、全面に
亘って耐酸化層（12）及び耐摩耗層（13）が形成されて
いる。これら耐酸化層（12），耐摩耗層（13）は、上記
発熱抵抗体（3B）の保護膜となると同時に、上記駆動回
路部のFETの表面保護膜（パッシベーション膜）として
も作用する。
亘って耐酸化層（12）及び耐摩耗層（13）が形成されて
いる。これら耐酸化層（12），耐摩耗層（13）は、上記
発熱抵抗体（3B）の保護膜となると同時に、上記駆動回
路部のFETの表面保護膜（パッシベーション膜）として
も作用する。
このように構成される薄膜サーマルヘッドにおいては、
駆動回路部のドライバを薄膜トランジスタ回路で構成し
ているので、第６図における突部の寸法ｔをほとんど零
（数μｍ以下）に抑えることができ、したがってペーパ
ーパスに対する寸法制約を無くすことができる。また、
駆動回路部はどこにでも設置できるようになるので、こ
の点でも小型化に有利である。
駆動回路部のドライバを薄膜トランジスタ回路で構成し
ているので、第６図における突部の寸法ｔをほとんど零
（数μｍ以下）に抑えることができ、したがってペーパ
ーパスに対する寸法制約を無くすことができる。また、
駆動回路部はどこにでも設置できるようになるので、こ
の点でも小型化に有利である。
また、駆動回路部と発熱抵抗体とは薄膜パターンで結線
されているので、ワイヤボンディングを必要とせず、そ
のピッチの制約による寸法制約も解消することができ、
同時に繁雑な工程や高価な装置，ボンディングに付帯す
る副資材等が不要となる。特に、ICチップを使用せず、
接続箇所が存在しないので、信頼性の高いものとなる。
されているので、ワイヤボンディングを必要とせず、そ
のピッチの制約による寸法制約も解消することができ、
同時に繁雑な工程や高価な装置，ボンディングに付帯す
る副資材等が不要となる。特に、ICチップを使用せず、
接続箇所が存在しないので、信頼性の高いものとなる。
さらに、発熱抵抗体と駆動回路部の能動素子とは同一基
板上に同一工程で形成するので、如何なる回路を形成し
ても製造コストはほとんど変わらず、実用性が高い。
板上に同一工程で形成するので、如何なる回路を形成し
ても製造コストはほとんど変わらず、実用性が高い。
以上、ドライバ部を構成するMOS FETの活性層を発熱抵
抗体に用いた一実施例について説明したが、本発明がこ
の実施例に限定されるものではなく、種々の構成を取り
得ることは言うまでもない。以下、本発明の他の実施例
について説明する。
抗体に用いた一実施例について説明したが、本発明がこ
の実施例に限定されるものではなく、種々の構成を取り
得ることは言うまでもない。以下、本発明の他の実施例
について説明する。
第２図は、FETのゲート電極を発熱抵抗体に用いた例を
示すものである。なお、以下の各例においても同様であ
るが、先の実施例と同一の部材には同一の符号を付して
その説明は省略する。
示すものである。なお、以下の各例においても同様であ
るが、先の実施例と同一の部材には同一の符号を付して
その説明は省略する。
この実施例では、ゲート電極（７）形成時に同時にゲー
ト材で発熱抵抗体（21）を形成している。また、上記発
熱抵抗体（21）のリード線は、ソース領域（４）やドレ
イン領域（５）の取り出し電極（９），（10）の形成と
同時にこれら電極材料で形成されていることは、先の実
施例と同様である。
ト材で発熱抵抗体（21）を形成している。また、上記発
熱抵抗体（21）のリード線は、ソース領域（４）やドレ
イン領域（５）の取り出し電極（９），（10）の形成と
同時にこれら電極材料で形成されていることは、先の実
施例と同様である。
第３図は、前述の第１図に示す実施例と同様にFETの活
性層（3c）形成のための多結晶シリコン薄膜（３）を発
熱抵抗体（3B）として利用するとともに、絶縁層（８）
を上記発熱抵抗体（3B）の耐酸化層として用いた例を示
すものである。この場合には耐酸化層が発熱抵抗体（3
B）上に形成された構造となるので、第１図あるいは第
２図に示す実施例とは異なり、特別な耐酸化層（12）は
不要となり、耐摩耗層（13）のみを形成すればよい。
性層（3c）形成のための多結晶シリコン薄膜（３）を発
熱抵抗体（3B）として利用するとともに、絶縁層（８）
を上記発熱抵抗体（3B）の耐酸化層として用いた例を示
すものである。この場合には耐酸化層が発熱抵抗体（3
B）上に形成された構造となるので、第１図あるいは第
２図に示す実施例とは異なり、特別な耐酸化層（12）は
不要となり、耐摩耗層（13）のみを形成すればよい。
第４図は、前述の第２図に示す実施例と同様にFETのゲ
ート電極（７）の形成のためのゲート材を発熱抵抗体
（21）として利用するとともに、絶縁層（８）を上記発
熱抵抗体（21）の耐酸化層として用いた例を示すもので
ある。この例においても、第３図に示す実施例と同様
に、耐酸化層（12）は不要となる。
ート電極（７）の形成のためのゲート材を発熱抵抗体
（21）として利用するとともに、絶縁層（８）を上記発
熱抵抗体（21）の耐酸化層として用いた例を示すもので
ある。この例においても、第３図に示す実施例と同様
に、耐酸化層（12）は不要となる。
また、発熱抵抗体を従来のサーマルヘッドと同様にTa−
SiO2,Ta−Si,TaN,NiCr等の材料で構成し、これら発熱抵
抗体と薄膜トランジスタ間が薄膜トランジスタの電極材
料で各々結線された構成としてもよい。
SiO2,Ta−Si,TaN,NiCr等の材料で構成し、これら発熱抵
抗体と薄膜トランジスタ間が薄膜トランジスタの電極材
料で各々結線された構成としてもよい。
以上の説明からも明らかなように、本発明の薄膜サーマ
ルヘッドにおいては、発熱抵抗体と駆動回路部とを薄膜
技術により同一基板上に形成し、またこれら発熱抵抗体
と駆動回路部間をゲート材，電極材等の薄膜パターンで
結線しているので、ワイヤボンディングによる接続が不
要になり、生産性や信頼性に優れたものとなる。
ルヘッドにおいては、発熱抵抗体と駆動回路部とを薄膜
技術により同一基板上に形成し、またこれら発熱抵抗体
と駆動回路部間をゲート材，電極材等の薄膜パターンで
結線しているので、ワイヤボンディングによる接続が不
要になり、生産性や信頼性に優れたものとなる。
また、駆動回路部が薄膜トランジスタにより構成され、
この部分の基板からの突出量が極めて微小（全部で数μ
ｍ以下程度）なものであるので、プラテン外径等による
実装位置の制約が無くなり、小型化の点で極めて有利で
ある。
この部分の基板からの突出量が極めて微小（全部で数μ
ｍ以下程度）なものであるので、プラテン外径等による
実装位置の制約が無くなり、小型化の点で極めて有利で
ある。
さらに、駆動回路部を構成する薄膜トランジスタの活性
層の厚さが800Å以下と薄く設定されているので、電子
移動度μが極めて高くなり、ドライバ素子であるトラン
ジスタを微小面積で作成することができ、この点でも小
型化に有利である。
層の厚さが800Å以下と薄く設定されているので、電子
移動度μが極めて高くなり、ドライバ素子であるトラン
ジスタを微小面積で作成することができ、この点でも小
型化に有利である。
さらにまた、上記活性層の薄膜化は、サーマルヘッドの
小型化のみならず、記録特性向上の点でも実用性が高
い。例えば、ドライバ素子のオン抵抗を小さくできるの
で、パワーロスが少なくなり、効率が大幅に向上され
る。また、FETの周波数特性の向上が可能で、したがっ
て高速記録や高階調記録が可能となる。
小型化のみならず、記録特性向上の点でも実用性が高
い。例えば、ドライバ素子のオン抵抗を小さくできるの
で、パワーロスが少なくなり、効率が大幅に向上され
る。また、FETの周波数特性の向上が可能で、したがっ
て高速記録や高階調記録が可能となる。
第１図は本発明を適用した薄膜サーマルヘッドの一実施
例を示す要部拡大断面図である。 第２図ないし第４図はそれぞれ本発明の他の実施例を示
す要部拡大断面図である。 第５図はサーマルヘッドの回路構成例を示す回路図であ
る。 第６図は従来のサーマルヘッドを模式的に示す側面図で
ある。 １……基板 ３……多結晶シリコン薄膜 3c……活性層 3B,21……発熱抵抗体
例を示す要部拡大断面図である。 第２図ないし第４図はそれぞれ本発明の他の実施例を示
す要部拡大断面図である。 第５図はサーマルヘッドの回路構成例を示す回路図であ
る。 第６図は従来のサーマルヘッドを模式的に示す側面図で
ある。 １……基板 ３……多結晶シリコン薄膜 3c……活性層 3B,21……発熱抵抗体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 １１３ Ｋ
Claims (1)
- 【請求項１】絶縁基板上に多結晶シリコンよりなる薄膜
層を設け該多結晶シリコン薄膜を利用して発熱抵抗体及
び駆動回路部を同一基板上に形成してなり、 上記駆動回路部を多結晶シリコンよりなる活性層を有し
この活性層が800Å以下である薄膜トランジスタにより
構成したことを特徴とする薄膜サーマルヘッド。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047458A JPH0737146B2 (ja) | 1986-03-06 | 1986-03-06 | 薄膜サ−マルヘツド |
| CA000531211A CA1283693C (en) | 1986-03-06 | 1987-03-05 | Thermal print head containing super-thin polycrystalline silicon film transistor |
| KR870001956A KR870008706A (ko) | 1986-03-06 | 1987-03-05 | 열 프린트 헤드 |
| DE87103260T DE3786935T2 (de) | 1986-03-06 | 1987-03-06 | Wärmedruckkopf mit einem superdünnen polykristallinen Silikonfilmtransistor. |
| EP87103260A EP0235827B1 (en) | 1986-03-06 | 1987-03-06 | Thermal print head containing super-thin polycrystalline silicon film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047458A JPH0737146B2 (ja) | 1986-03-06 | 1986-03-06 | 薄膜サ−マルヘツド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204964A JPS62204964A (ja) | 1987-09-09 |
| JPH0737146B2 true JPH0737146B2 (ja) | 1995-04-26 |
Family
ID=12775712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61047458A Expired - Lifetime JPH0737146B2 (ja) | 1986-03-06 | 1986-03-06 | 薄膜サ−マルヘツド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737146B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2775779B2 (ja) * | 1988-11-18 | 1998-07-16 | カシオ計算機株式会社 | サーマルヘッドおよびその製造方法 |
| JP2625989B2 (ja) * | 1988-11-21 | 1997-07-02 | カシオ計算機株式会社 | サーマルヘッド |
| US6758552B1 (en) * | 1995-12-06 | 2004-07-06 | Hewlett-Packard Development Company | Integrated thin-film drive head for thermal ink-jet printer |
| US6132032A (en) * | 1999-08-13 | 2000-10-17 | Hewlett-Packard Company | Thin-film print head for thermal ink-jet printers |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161344A (en) * | 1978-06-09 | 1979-12-20 | Canon Inc | Thermal recorder |
-
1986
- 1986-03-06 JP JP61047458A patent/JPH0737146B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62204964A (ja) | 1987-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |