JPS6220587B2 - - Google Patents
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- Publication number
- JPS6220587B2 JPS6220587B2 JP56007011A JP701181A JPS6220587B2 JP S6220587 B2 JPS6220587 B2 JP S6220587B2 JP 56007011 A JP56007011 A JP 56007011A JP 701181 A JP701181 A JP 701181A JP S6220587 B2 JPS6220587 B2 JP S6220587B2
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- JP
- Japan
- Prior art keywords
- data
- serial
- power
- bus
- peripheral devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
本発明は電源投入時同期回路に関し、特に中央
処理装置と周辺装置とがシリアル伝送方式のバス
で接続されている場合の電源投入操作を改善する
ための電源投入時同期回路に関する。
処理装置と周辺装置とがシリアル伝送方式のバス
で接続されている場合の電源投入操作を改善する
ための電源投入時同期回路に関する。
従来、中央処理装置と周辺装置とがシリアル伝
送方式のバスで接続されている如きデータ伝送シ
ステムにおいては、周辺装置の電源は常に中央処
理装置の電源投入と同時または、それ以前に投入
すべきものとされていた。しかし、このように周
辺装置の電源を中央処理装置の電源投入と同時ま
たは、それ以前に投入するということが条件であ
ると、周辺装置はそれを使用するしないに無関係
に常に電源を入れておかなければならなくなる。
送方式のバスで接続されている如きデータ伝送シ
ステムにおいては、周辺装置の電源は常に中央処
理装置の電源投入と同時または、それ以前に投入
すべきものとされていた。しかし、このように周
辺装置の電源を中央処理装置の電源投入と同時ま
たは、それ以前に投入するということが条件であ
ると、周辺装置はそれを使用するしないに無関係
に常に電源を入れておかなければならなくなる。
第１図は中央処理装置１と複数の周辺装置２
ａ，２ｂ…がシリアル伝送方式のバス３で接続さ
れたデータ伝送システムを示す図、第２図はシリ
アル伝送データのビツト構成を示す図である。シ
リアル伝送データは非同期方式で伝送され、第２
図に示す如く、スタートビツト１ビツト，データ
ビツト８ビツト，パリテイビツト１ビツト，スト
ツプ１ビツトというビツト構成を有している。ま
た第３図はワークステーシヨン４を含むデータ伝
送システムを示す図であり、ワークステーシヨン
４が中央処理装置１あるいは、コンソール２とは
別の部屋等距離的に遠い所に設置されている状態
を示している。
ａ，２ｂ…がシリアル伝送方式のバス３で接続さ
れたデータ伝送システムを示す図、第２図はシリ
アル伝送データのビツト構成を示す図である。シ
リアル伝送データは非同期方式で伝送され、第２
図に示す如く、スタートビツト１ビツト，データ
ビツト８ビツト，パリテイビツト１ビツト，スト
ツプ１ビツトというビツト構成を有している。ま
た第３図はワークステーシヨン４を含むデータ伝
送システムを示す図であり、ワークステーシヨン
４が中央処理装置１あるいは、コンソール２とは
別の部屋等距離的に遠い所に設置されている状態
を示している。
電源投入についての前記制約は、特にワークス
テーシヨンを含むデータ伝送システムにおいて
は、前記ワークステーシヨンが中央処理装置から
離れた場所に設置されることが多いため、操作上
きわめて不便であるという問題があつた。
テーシヨンを含むデータ伝送システムにおいて
は、前記ワークステーシヨンが中央処理装置から
離れた場所に設置されることが多いため、操作上
きわめて不便であるという問題があつた。
また、各周辺装置にはシリアルデータをパラレ
ルデータに変換するトランスミツタ／レシーバ回
路が備えられており、この回路はスタートビツト
を検出することで同期し、データの前記シリアル
―パラレル変換を行うものである。しかし、前記
各周辺装置の電源を、中央処理装置と独立に投入
する場合、周辺装置が伝送中のシリアルデータと
同期をとることができず、各種の受信ミスが発生
するという恐れもあつた。
ルデータに変換するトランスミツタ／レシーバ回
路が備えられており、この回路はスタートビツト
を検出することで同期し、データの前記シリアル
―パラレル変換を行うものである。しかし、前記
各周辺装置の電源を、中央処理装置と独立に投入
する場合、周辺装置が伝送中のシリアルデータと
同期をとることができず、各種の受信ミスが発生
するという恐れもあつた。
本発明は従来のシリアル伝送方式における電源
投入時の上述の如き問題を解消し、中央処理装置
とシリアル伝送方式のバスで接続されている如き
周辺装置から使用する際に自由に電源を投入する
ことができ、かつ、この電源投入がバスにおける
データ伝送中に行われた場合でも、同期不完全に
よる受信エラーを起こさないようにすることを目
的とする。
投入時の上述の如き問題を解消し、中央処理装置
とシリアル伝送方式のバスで接続されている如き
周辺装置から使用する際に自由に電源を投入する
ことができ、かつ、この電源投入がバスにおける
データ伝送中に行われた場合でも、同期不完全に
よる受信エラーを起こさないようにすることを目
的とする。
本発明の上記目的は、中央処理装置と複数の周
辺装置とがシリアル伝送方式のバスで接続された
データ伝送システムにおいて、前記周辺装置のイ
ンターフエイス回路に、電源投入時における前記
バス上のスタートビツトレベルを検出する手段
と、スタートビツトレベルからシリアルデータの
１キヤラクタ分に相当する時間を監視する手段と
を設けて、前記検出手段の出力がある度に前記監
視手段をリセツトし、該監視手段の出力があつた
場合に前記バス上のシリアルデータの入力を許可
することを特徴とする電源投入時同期方式によつ
て達成される。
辺装置とがシリアル伝送方式のバスで接続された
データ伝送システムにおいて、前記周辺装置のイ
ンターフエイス回路に、電源投入時における前記
バス上のスタートビツトレベルを検出する手段
と、スタートビツトレベルからシリアルデータの
１キヤラクタ分に相当する時間を監視する手段と
を設けて、前記検出手段の出力がある度に前記監
視手段をリセツトし、該監視手段の出力があつた
場合に前記バス上のシリアルデータの入力を許可
することを特徴とする電源投入時同期方式によつ
て達成される。
第４図は本発明の一実施例を示すブロツク図、
第５図はそのタイムチヤートである。第４図にお
いて、１はラインレシーバ、２はレシーブデータ
ゲート回路、３はデータフリツプフロツプ、４は
クロツクカウンタ、５はオア回路、６はビツトカ
ウンタ、７は同期フリツプフロツプ、８はトラン
スミツタ／レシーバ回路、そして９はクロツク発
生器を示している。クロツク発生器９は、シリア
ルビツトレートの16倍の周波数を有し、この出力
クロツクは、データフリツプフロツプ３、クロツ
クカウンタ４およびトランスミツタ／レシーバ回
路８に与えられる。クロツクカウンタ４は16進カ
ウンタで構成され、その出力Ｃ・CUTの周期は
データビツト分である。ビツトカウンタ６は、シ
リアルデータの１キヤラクタ分の時間を監視の役
目をするもので、その出力Ｂ・OUTは第５図に
示す如く、カウント10・１／２で出力される。同
期フリツプフロツプ７は前記Ｂ・OUT信号によ
りセツトされ、その出力SYNはトランスミツ
タ／レシーバ回路８にシリアルデータを与えるレ
シーブデータゲート２の条件となる。
第５図はそのタイムチヤートである。第４図にお
いて、１はラインレシーバ、２はレシーブデータ
ゲート回路、３はデータフリツプフロツプ、４は
クロツクカウンタ、５はオア回路、６はビツトカ
ウンタ、７は同期フリツプフロツプ、８はトラン
スミツタ／レシーバ回路、そして９はクロツク発
生器を示している。クロツク発生器９は、シリア
ルビツトレートの16倍の周波数を有し、この出力
クロツクは、データフリツプフロツプ３、クロツ
クカウンタ４およびトランスミツタ／レシーバ回
路８に与えられる。クロツクカウンタ４は16進カ
ウンタで構成され、その出力Ｃ・CUTの周期は
データビツト分である。ビツトカウンタ６は、シ
リアルデータの１キヤラクタ分の時間を監視の役
目をするもので、その出力Ｂ・OUTは第５図に
示す如く、カウント10・１／２で出力される。同
期フリツプフロツプ７は前記Ｂ・OUT信号によ
りセツトされ、その出力SYNはトランスミツ
タ／レシーバ回路８にシリアルデータを与えるレ
シーブデータゲート２の条件となる。
本実施例の作用につき、以下に説明する。
シリアルデータ伝送中に周辺装置の電源が投入
されると、第５図に示す如く、リセツト信号
PONRESETによりカウンタ，フリツプフロツプ
類が初期リセツトされ、クロツクカウンタ４がカ
ウントを開始する。シリアルデータラインLIN
は、ラインレシーバ１によりTTL（Transistor
Transistor Logic）レベルのレシーブデータRD
となる。該レシーブデータRDがスタートビツト
レベル（“Ｈ”）となると、データフリツプフロツ
プ３がセツトされ、クロツクカウンタ４，ビツト
カウンタ６がクリアCLEARされる。そして、レ
シーブデータRDがストツプビツトレベル
（“Ｌ”）となると、データフリツプフロツプ３が
リセツトされ、クリアが解除され、またカウント
が開始される。シリアルデータが連続的に送出さ
れていても、１キヤラクタ中には必ず１ビツト以
上のスタートビツトレベルがあるため、ビツトカ
ウンタ６の出力Ｂ・OUTが出力されることはな
く、同期フリツプフロツプ７はセツトされない。
そして、シリアルデータ伝送ラインにおいて、最
後のスタートビツトレベル（“Ｈ”）から１キヤラ
クタ時間分（10・１／２データビツト分）データ
が現われなかつたとき、すなわちデータとデータ
との合間に同期フリツプフロツプ７がセツトさ
れ、その出力SYNにより、レシーブデータゲー
ト２を開き、トランスミツタ／レシーバ回路８に
スタートビツトからレシーブデータを与えること
ができる。上記の如くして、トランスミツタ／レ
シーバ回路８は、これ以後送出されるデータを正
常に受信（RD′）することが可能となる。
されると、第５図に示す如く、リセツト信号
PONRESETによりカウンタ，フリツプフロツプ
類が初期リセツトされ、クロツクカウンタ４がカ
ウントを開始する。シリアルデータラインLIN
は、ラインレシーバ１によりTTL（Transistor
Transistor Logic）レベルのレシーブデータRD
となる。該レシーブデータRDがスタートビツト
レベル（“Ｈ”）となると、データフリツプフロツ
プ３がセツトされ、クロツクカウンタ４，ビツト
カウンタ６がクリアCLEARされる。そして、レ
シーブデータRDがストツプビツトレベル
（“Ｌ”）となると、データフリツプフロツプ３が
リセツトされ、クリアが解除され、またカウント
が開始される。シリアルデータが連続的に送出さ
れていても、１キヤラクタ中には必ず１ビツト以
上のスタートビツトレベルがあるため、ビツトカ
ウンタ６の出力Ｂ・OUTが出力されることはな
く、同期フリツプフロツプ７はセツトされない。
そして、シリアルデータ伝送ラインにおいて、最
後のスタートビツトレベル（“Ｈ”）から１キヤラ
クタ時間分（10・１／２データビツト分）データ
が現われなかつたとき、すなわちデータとデータ
との合間に同期フリツプフロツプ７がセツトさ
れ、その出力SYNにより、レシーブデータゲー
ト２を開き、トランスミツタ／レシーバ回路８に
スタートビツトからレシーブデータを与えること
ができる。上記の如くして、トランスミツタ／レ
シーバ回路８は、これ以後送出されるデータを正
常に受信（RD′）することが可能となる。
なお、上記実施例においては、シリアルデータ
伝送ライン上における１キヤラクタ時間分の時間
監視をクロツクカウンタにより実施しているが、
このような時間監視は、他の適当な手段、例えば
リトルガブル・モノマルチ・バイブレータ等によ
つても実現することが可能である。
伝送ライン上における１キヤラクタ時間分の時間
監視をクロツクカウンタにより実施しているが、
このような時間監視は、他の適当な手段、例えば
リトルガブル・モノマルチ・バイブレータ等によ
つても実現することが可能である。
以上述べた如く、本発明によれば、中央処理装
置と複数の周辺装置とがシリアル伝送方式のバス
で接続されたデータ伝送システムにおいて、前記
周辺装置のインターフエイス回路に、電源投入時
における前記バス上のスタートビツトレベルを検
出する手段と、スタートビツトレベルからシリア
ルデータの１キヤラクタ分に相当する時間を監視
する手段とを設けて、前記検出手段の出力がある
度に前記監視手段をリセツトし、該監視手段の出
力があつた場合に前記バス上のシリアルデータの
入力を許可するようにして、データをスタートビ
ツトの位置から与えるようにしたので、周辺装置
からこれを使用する際に自由に電源を投入するこ
とができ、かつ、上記電源投入をデータ伝送中に
行つた場合でも、周辺装置において同期不完全に
よる受信エラーを起こすことがないという実用上
の効果が得られる。
置と複数の周辺装置とがシリアル伝送方式のバス
で接続されたデータ伝送システムにおいて、前記
周辺装置のインターフエイス回路に、電源投入時
における前記バス上のスタートビツトレベルを検
出する手段と、スタートビツトレベルからシリア
ルデータの１キヤラクタ分に相当する時間を監視
する手段とを設けて、前記検出手段の出力がある
度に前記監視手段をリセツトし、該監視手段の出
力があつた場合に前記バス上のシリアルデータの
入力を許可するようにして、データをスタートビ
ツトの位置から与えるようにしたので、周辺装置
からこれを使用する際に自由に電源を投入するこ
とができ、かつ、上記電源投入をデータ伝送中に
行つた場合でも、周辺装置において同期不完全に
よる受信エラーを起こすことがないという実用上
の効果が得られる。
第１図はデータ伝送システムを説明するブロツ
ク図、第２図はデータのビツト構成を示す図、第
３図はワークステーシヨンを含むデータ伝送シス
テムを示すブロツク図、第４図は本発明の一実施
例を示す電源投入時同期回路のブロツク図、第５
図はそのタイムチヤートである。 １：ラインレシーバ、２：レシーブデータゲー
ト回路、３：データフリツプフロツプ、４：クロ
ツクカウンタ、５：オア回路、６：ビツトカウン
タ、７：同期フリツプフロツプ、８：トランスミ
ツタ／レシーバ回路、９：クロツク発生器。
ク図、第２図はデータのビツト構成を示す図、第
３図はワークステーシヨンを含むデータ伝送シス
テムを示すブロツク図、第４図は本発明の一実施
例を示す電源投入時同期回路のブロツク図、第５
図はそのタイムチヤートである。 １：ラインレシーバ、２：レシーブデータゲー
ト回路、３：データフリツプフロツプ、４：クロ
ツクカウンタ、５：オア回路、６：ビツトカウン
タ、７：同期フリツプフロツプ、８：トランスミ
ツタ／レシーバ回路、９：クロツク発生器。
Claims (1)
- １ 中央処理装置と複数の周辺装置とがシリアル
伝送方式のバスで接続されたデータ伝送システム
において、前記周辺装置のインターフエイス回路
に、電源投入時における前記バス上のスタートビ
ツトレベルを検出する手段と、スタートビツトレ
ベルからシリアルデータの１キヤラクタ分に相当
する時間を監視する手段とを設けて、前記検出手
段の出力がある度に前記監視手段をリセツトし、
該監視手段の出力があつた場合に前記バス上のシ
リアルデータの入力を許可することを特徴とする
電源投入時同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56007011A JPS57121722A (en) | 1981-01-20 | 1981-01-20 | Synchronizing circuit in case of turning on electric power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56007011A JPS57121722A (en) | 1981-01-20 | 1981-01-20 | Synchronizing circuit in case of turning on electric power supply |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57121722A JPS57121722A (en) | 1982-07-29 |
| JPS6220587B2 true JPS6220587B2 (ja) | 1987-05-07 |
Family
ID=11654102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56007011A Granted JPS57121722A (en) | 1981-01-20 | 1981-01-20 | Synchronizing circuit in case of turning on electric power supply |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57121722A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149405A (en) * | 1976-06-08 | 1977-12-12 | Sony Corp | Data pulse fetch circuit |
-
1981
- 1981-01-20 JP JP56007011A patent/JPS57121722A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57121722A (en) | 1982-07-29 |
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