JPS62207978A - テストシステム自己診断装置 - Google Patents
テストシステム自己診断装置Info
- Publication number
- JPS62207978A JPS62207978A JP61051679A JP5167986A JPS62207978A JP S62207978 A JPS62207978 A JP S62207978A JP 61051679 A JP61051679 A JP 61051679A JP 5167986 A JP5167986 A JP 5167986A JP S62207978 A JPS62207978 A JP S62207978A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- test
- test system
- self
- diagnosed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野］
本発明は、テストシステムの自己診断を行う装置に関す
るものである。
るものである。
［従来の技術］
第４図は、従来のＬＳＩテスト装置の要部の一例を示す
ブロック図である。第４図において、１はパターン発生
器（以下ＰＧという）であり、出力端子ａからはテスト
パターンＰＡＴが出力されてフォーマツタ（以下ＦＭＴ
という）２に加えられている。このテストパターンＦＡ
Ｔは、タイミング発生器（以下ＴＧという）３から加え
られるフォーマットクロックＦ−ＣＬＫにより変調され
た後、ドライバ４を介してテスト対象物（以下１）Ｕ
Ｔという）５に加えられている。なお、ＴＧ３は、ＰＧ
Ｉおよびフェイル解析装ｅｔ（以下ＦＡという）８に所
定の周期のレート信号ＲＡＴＥを出力し、ＦＭＴ２にレ
ート信号ＲＡＴＥに同期したフォーマットクロックＦ−
ＣＬＫを出力し、デジタルコンパレータ（以下ＣＭＰと
いう）７にストローブ５ＴＲＢを出力している。ＤＵＴ
５は、テストパターンＦＡＴが加えられるとＤ Ｕ Ｔ
５内部のディレーが経過した後に応答パターンＤ−Ｏ
４ＪＴを出力する。応答パターンＤ−ＯＵＴは、レベル
コンパレータ６を介してＣＭＰ７の一方の入力端子ａに
加えられている。ＣＭＰ７の他方の入力端子すにはＰＧ
Ｉの出力端子すがらテストパターンＦＡＴに対応した期
待パターンＥ Ｘ Ｐ Ｔが加えられている。そして、
ＣＭＰ７はＰＧＩから加えられる期待パターンＥＸＰＴ
と応答パターンＤ−ＯＵＴに対応したデジタル信号とを
比較し、比較データＣ−０ＵＴをＦＡ８に加えている。
ブロック図である。第４図において、１はパターン発生
器（以下ＰＧという）であり、出力端子ａからはテスト
パターンＰＡＴが出力されてフォーマツタ（以下ＦＭＴ
という）２に加えられている。このテストパターンＦＡ
Ｔは、タイミング発生器（以下ＴＧという）３から加え
られるフォーマットクロックＦ−ＣＬＫにより変調され
た後、ドライバ４を介してテスト対象物（以下１）Ｕ
Ｔという）５に加えられている。なお、ＴＧ３は、ＰＧ
Ｉおよびフェイル解析装ｅｔ（以下ＦＡという）８に所
定の周期のレート信号ＲＡＴＥを出力し、ＦＭＴ２にレ
ート信号ＲＡＴＥに同期したフォーマットクロックＦ−
ＣＬＫを出力し、デジタルコンパレータ（以下ＣＭＰと
いう）７にストローブ５ＴＲＢを出力している。ＤＵＴ
５は、テストパターンＦＡＴが加えられるとＤ Ｕ Ｔ
５内部のディレーが経過した後に応答パターンＤ−Ｏ
４ＪＴを出力する。応答パターンＤ−ＯＵＴは、レベル
コンパレータ６を介してＣＭＰ７の一方の入力端子ａに
加えられている。ＣＭＰ７の他方の入力端子すにはＰＧ
Ｉの出力端子すがらテストパターンＦＡＴに対応した期
待パターンＥ Ｘ Ｐ Ｔが加えられている。そして、
ＣＭＰ７はＰＧＩから加えられる期待パターンＥＸＰＴ
と応答パターンＤ−ＯＵＴに対応したデジタル信号とを
比較し、比較データＣ−０ＵＴをＦＡ８に加えている。
、９は各部の動作を制御するための制御装置（以下ＣＴ
ｌ−という）であり、パス［うを介して各部と接続さ
れている。
ｌ−という）であり、パス［うを介して各部と接続さ
れている。
ところで、このようなテストシステムにおいて、テスト
システムを構成する回路自体が故障すると、正常なテス
ト動作が行われないことになる。
システムを構成する回路自体が故障すると、正常なテス
ト動作が行われないことになる。
［発明が解決しよ°うとする問題点］
しかし、従来のテストシステムでは、テスト−システム
を構成する回路の故障を効率よく診断するための工大１
まなされておらず、故障診断に相当の工数を要するとい
う欠点があった。
を構成する回路の故障を効率よく診断するための工大１
まなされておらず、故障診断に相当の工数を要するとい
う欠点があった。
本発明は、このような点に着目してなされたもので、そ
の目的は、比較的（ｉ￥ｉｌｌな構成でテストシステム
自体で故障回路の診断が行えるテストシステム自己診断
装置を提供することにある。
の目的は、比較的（ｉ￥ｉｌｌな構成でテストシステム
自体で故障回路の診断が行えるテストシステム自己診断
装置を提供することにある。
［問題点を解決するための手段コ
このような目的を達成する本発明は、パターン発生器か
ら加えられるテストパターンをタイミング発生器から加
えられるフォーマットクロツタにより変調してテスト対
象物に加えるフォーマツクと、テスト対象物から得られ
る応答パターンとテストパターンに対応してパターン発
生器から出力される期待パターンとを比較して比較デー
タをパターン発生器に出力するコンパレータとを含むテ
ストシステムにＪ５いて、テストシステムの診断対象各
部の診断データを診断対象に応じてタイミングが補正さ
れたクロックに従って逐次格納する手段と、これら格納
された診断データとあらかじめ格納されている良品デー
タとを照合して故障部分を推定する手段とを設けたこと
を特徴とする。
ら加えられるテストパターンをタイミング発生器から加
えられるフォーマットクロツタにより変調してテスト対
象物に加えるフォーマツクと、テスト対象物から得られ
る応答パターンとテストパターンに対応してパターン発
生器から出力される期待パターンとを比較して比較デー
タをパターン発生器に出力するコンパレータとを含むテ
ストシステムにＪ５いて、テストシステムの診断対象各
部の診断データを診断対象に応じてタイミングが補正さ
れたクロックに従って逐次格納する手段と、これら格納
された診断データとあらかじめ格納されている良品デー
タとを照合して故障部分を推定する手段とを設けたこと
を特徴とする。
［実施例Ｊ
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
り、第４図と同一部分には同一符号を付Ｇ）でいる。第
１図において、１０はテストシステムを構成する各部の
自己診断機能を有する自己診断装置（以下ＳＤという）
いう）である。５Ｄ１０はバスＢを介してＣＴ Ｌ ９
に接続されている。
り、第４図と同一部分には同一符号を付Ｇ）でいる。第
１図において、１０はテストシステムを構成する各部の
自己診断機能を有する自己診断装置（以下ＳＤという）
いう）である。５Ｄ１０はバスＢを介してＣＴ Ｌ ９
に接続されている。
そして、この５ｔ）１０には、ＴＧ３がらレート信号Ｒ
ＡＴＥが加えられ、ＰＧｌの出力端子ａからテストパタ
ーンＰ Ａ １−が加えられ、ＦＭＴ２の出力端子から
出力信号が加えられ、レベルコンパレータ６を介して ＤＬＩＴ５の応答パターンＤ−ＯＵＴが加えられている
。
ＡＴＥが加えられ、ＰＧｌの出力端子ａからテストパタ
ーンＰ Ａ １−が加えられ、ＦＭＴ２の出力端子から
出力信号が加えられ、レベルコンパレータ６を介して ＤＬＩＴ５の応答パターンＤ−ＯＵＴが加えられている
。
第２図は、５Ｄ１０の具体例を示すブロック図である。
第２図において、１１はテストシステムの各部（木実流
側では、ＰＱｌ、ＦＭＴ２．レベルコンパレータ６ンか
ら加えられるデータをＣＴ１９力目ら加えられる選択信
号ＳＥＬに従って選ＩＲ的にメモリ（以下ＭＲという）
１２に加えるマルチブレクＩＪ−（以下ＭＰＸという）
である。１３は、ＭＲ１２に加えるべきアドレス信＠Ａ
Ｄを生成するカウンタ（以下ＣＴＲという）である。Ｃ
ＴＲ１３には選択信号ＳＥＬに従って遅延時間り丁へが
設定される可変遅延回路（以下ＤＬＡという）１４を介
してクロックＣＬＡが加えられ、ＭＲ１２には０ＬＡ１
４から出力されるクロックＣＬＡに固定遅延回路（以下
ＤＬＢという）１５による所定の遅延時間ＤＴＢが与え
られたクロックＣＬＢが加えられている。
側では、ＰＱｌ、ＦＭＴ２．レベルコンパレータ６ンか
ら加えられるデータをＣＴ１９力目ら加えられる選択信
号ＳＥＬに従って選ＩＲ的にメモリ（以下ＭＲという）
１２に加えるマルチブレクＩＪ−（以下ＭＰＸという）
である。１３は、ＭＲ１２に加えるべきアドレス信＠Ａ
Ｄを生成するカウンタ（以下ＣＴＲという）である。Ｃ
ＴＲ１３には選択信号ＳＥＬに従って遅延時間り丁へが
設定される可変遅延回路（以下ＤＬＡという）１４を介
してクロックＣＬＡが加えられ、ＭＲ１２には０ＬＡ１
４から出力されるクロックＣＬＡに固定遅延回路（以下
ＤＬＢという）１５による所定の遅延時間ＤＴＢが与え
られたクロックＣＬＢが加えられている。
このように構成された装置の診断動作について、第３図
のタイミングチャートを用いて説明する。
のタイミングチャートを用いて説明する。
第３図において、（ａ）はＤ １．、 Ａ １４に加え
られるクロックＣＬ Ｋを示し、（ｂ）はＯＬΔ１４を
介してＣＴＲ１３に加えられるクロックＣＬＡを示し、
（Ｃ）はＦ Ｍ Ｔ ２から出力されるデスドパターン
ＰΔＴを示し、（ｄ）はＣＴＲ１３がらＭＲ１２に加え
られるアドレス信号ＡＤを示し、（ｅ）はＤＬＢ１５を
介してＭＲ１２に加えＩうれるクロックＣＬ Ｂを示し
ている。
られるクロックＣＬ Ｋを示し、（ｂ）はＯＬΔ１４を
介してＣＴＲ１３に加えられるクロックＣＬＡを示し、
（Ｃ）はＦ Ｍ Ｔ ２から出力されるデスドパターン
ＰΔＴを示し、（ｄ）はＣＴＲ１３がらＭＲ１２に加え
られるアドレス信号ＡＤを示し、（ｅ）はＤＬＢ１５を
介してＭＲ１２に加えＩうれるクロックＣＬ Ｂを示し
ている。
５Ｄ１０は、ＣＵＴ５のテスト中、あるいは診断ａｈ作
モードにおいて、選択信号ＳＥＬにより制御されるＭＰ
Ｘｉｌを介して各部のデータを診断データとしてＭＲ１
２に格納する。ここで、診断対象各部の診断データはク
ロックＣＬ Ｋに対して位相がずれることになる。そこ
で、本実施例ではＤＬＡ１４の遅延時間ＤＴＡ＠選択信
号ＳＥＬに従って制御してクロックＣＬＫに診断対象各
部に応じた所定の遅延時間を与え、位相のずれを補正し
ている。また、ＭＲ１２には、Ｄ Ｌ Ａ １４から出
力されるクロックＣＬＡに対してｌ） Ｌ Ｂ １５に
よる遅延時間Ｄ Ｔ Ｂが与えられたクロックＣｌ−８
が読み込みクロックとして加えられている。
モードにおいて、選択信号ＳＥＬにより制御されるＭＰ
Ｘｉｌを介して各部のデータを診断データとしてＭＲ１
２に格納する。ここで、診断対象各部の診断データはク
ロックＣＬ Ｋに対して位相がずれることになる。そこ
で、本実施例ではＤＬＡ１４の遅延時間ＤＴＡ＠選択信
号ＳＥＬに従って制御してクロックＣＬＫに診断対象各
部に応じた所定の遅延時間を与え、位相のずれを補正し
ている。また、ＭＲ１２には、Ｄ Ｌ Ａ １４から出
力されるクロックＣＬＡに対してｌ） Ｌ Ｂ １５に
よる遅延時間Ｄ Ｔ Ｂが与えられたクロックＣｌ−８
が読み込みクロックとして加えられている。
この結果、クロックＣＬＢはアドレス信号ＡＤおよびＭ
ＰＸｌｌを介して加えられるデータと位相が同期するこ
とになり、ＭＲ１２にはＦＡ８に入力される各種データ
とも位相が合った状態で診断データが格納されることに
なる。
ＰＸｌｌを介して加えられるデータと位相が同期するこ
とになり、ＭＲ１２にはＦＡ８に入力される各種データ
とも位相が合った状態で診断データが格納されることに
なる。
一方、ＣＴＬ９には、あらかじめ各パターンアドレスに
対応した各部の良品データを格納してＪ５く。そして、
ＭＲ１２に格納されている診断データを各パターンアド
レス毎に照合して故障部分の推定を行う。
対応した各部の良品データを格納してＪ５く。そして、
ＭＲ１２に格納されている診断データを各パターンアド
レス毎に照合して故障部分の推定を行う。
このように構成することにより、テストシステムの故障
部分を、オシロスコープなどの測定器を用いることなく
テストシステム自体でかなり狭いｉｔ分まで推定するこ
とができる。
部分を、オシロスコープなどの測定器を用いることなく
テストシステム自体でかなり狭いｉｔ分まで推定するこ
とができる。
なお、本発明で用いる５Ｄ１０は１：八〇とほぼ同様に
構成することができ、多くのハードおよびソフトを共用
できることから比較的安価に構成することができる。
構成することができ、多くのハードおよびソフトを共用
できることから比較的安価に構成することができる。
また、クロックＣＬＫは、内部り［１ツクであってもよ
いし、外部クロックであってもよい。外部クロックを用
いた場合には、ＣＵＴ５のテストと同時に進行する各部
のデータを取り込むことによってさらに故障部分の推定
精度を高めることができる。
いし、外部クロックであってもよい。外部クロックを用
いた場合には、ＣＵＴ５のテストと同時に進行する各部
のデータを取り込むことによってさらに故障部分の推定
精度を高めることができる。
なお、上記実施例では、ＬＳＩテスト装置の例について
説明したが、その他の間挿のパターンを用いたテスト装
置にも適用できるものである。
説明したが、その他の間挿のパターンを用いたテスト装
置にも適用できるものである。
［発明の効果］
以上説明したように、本発明にＪ：れば、比較的簡単な
構成でテストシステム自体で故障回路の診断が行えるテ
ストシステム自己診断装置が実現でき、実用上の効果は
大きい。
構成でテストシステム自体で故障回路の診断が行えるテ
ストシステム自己診断装置が実現でき、実用上の効果は
大きい。
第１図は本発明の一実施例の要部を示すブロック図、第
２図は第１図で用いるＳＤの具体例を示すブロック図、
第３図は第１図の動作を説明するためのタイミノグチ１
！−ト、第４図は従来の回路の要部の一例を示すブロッ
ク図である。 １・・・パターン発生器（ＰＧ）、２・・・フォーマツ
タ（ＦＭ丁）、３・・・タイミング発生ＰＪ（ＴＯ）、
４・・・ドライバ、５・・・テスト対象物（ＣＵＴ）
、６・・・レベルコンパレーク、７・・・デジタルコン
パレータ（ＣＭＩ））、８・・・フェイル解析装置（Ｆ
Ａ）、９・・・制ｔｉ１５Ａ買（ＣＴＩ−）、１０・・
・自己診断装置（ＳＤ）、１１・・・マルチプレクサ（
Ｍｌ）Ｘ）、１２・・・メモリ（ＭＲ）、１３・・・カ
ウンタ（ＣＴ Ｒ）、１４・・・可変遅延回路（ＤＬＡ
）、１５・・・固定貯延回路（Ｄ Ｌ Ｂ ）。
２図は第１図で用いるＳＤの具体例を示すブロック図、
第３図は第１図の動作を説明するためのタイミノグチ１
！−ト、第４図は従来の回路の要部の一例を示すブロッ
ク図である。 １・・・パターン発生器（ＰＧ）、２・・・フォーマツ
タ（ＦＭ丁）、３・・・タイミング発生ＰＪ（ＴＯ）、
４・・・ドライバ、５・・・テスト対象物（ＣＵＴ）
、６・・・レベルコンパレーク、７・・・デジタルコン
パレータ（ＣＭＩ））、８・・・フェイル解析装置（Ｆ
Ａ）、９・・・制ｔｉ１５Ａ買（ＣＴＩ−）、１０・・
・自己診断装置（ＳＤ）、１１・・・マルチプレクサ（
Ｍｌ）Ｘ）、１２・・・メモリ（ＭＲ）、１３・・・カ
ウンタ（ＣＴ Ｒ）、１４・・・可変遅延回路（ＤＬＡ
）、１５・・・固定貯延回路（Ｄ Ｌ Ｂ ）。
Claims (1)
- パターン発生器から加えられるテストパターンをタイミ
ング発生器から加えられるフォーマットクロックにより
変調してテスト対象物に加えるフォーマッタと、テスト
対象物から得られる応答パターンとテストパターンに対
応してパターン発生器から出力される期待パターンとを
比較して比較データをパターン発生器に出力するコンパ
レータとを含むテストシステムにおいて、テストシステ
ムの診断対象各部の診断データを診断対象に応じてタイ
ミングが補正されたクロックに従って逐次格納する手段
と、これら格納された診断データとあらかじめ格納され
ている良品データとを照合して故障部分を推定する手段
とを設けたことを特徴とするテストシステム自己診断装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051679A JPS62207978A (ja) | 1986-03-10 | 1986-03-10 | テストシステム自己診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051679A JPS62207978A (ja) | 1986-03-10 | 1986-03-10 | テストシステム自己診断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62207978A true JPS62207978A (ja) | 1987-09-12 |
Family
ID=12893568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61051679A Pending JPS62207978A (ja) | 1986-03-10 | 1986-03-10 | テストシステム自己診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62207978A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736673B1 (ko) | 2006-08-01 | 2007-07-06 | 주식회사 유니테스트 | 반도체 소자 테스트 장치 |
-
1986
- 1986-03-10 JP JP61051679A patent/JPS62207978A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736673B1 (ko) | 2006-08-01 | 2007-07-06 | 주식회사 유니테스트 | 반도체 소자 테스트 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6105157A (en) | Salphasic timing calibration system for an integrated circuit tester | |
| JP2950370B2 (ja) | Ｐｌｌジッタ測定方法及び集積回路 | |
| US6128754A (en) | Tester having event generation circuit for acquiring waveform by supplying strobe events for waveform acquisition rather than using strobe events specified by the test program | |
| US6784819B2 (en) | Measuring skew between digitizer channels using fourier transform | |
| JPS62207978A (ja) | テストシステム自己診断装置 | |
| US4578666A (en) | Method of comparing data with asynchronous timebases | |
| TW533421B (en) | Scan vector support for event based test system | |
| JP2002074986A (ja) | Ｄｃ試験装置及び半導体試験装置 | |
| JP2510973B2 (ja) | 半導体試験装置 | |
| JP2921291B2 (ja) | パターン信号発生器に同期したａｃ測定電圧印加回路 | |
| JP3601680B2 (ja) | Ｉｃテスタ | |
| JP2936807B2 (ja) | 集積回路 | |
| JP3063357B2 (ja) | Ｌｓｉテスタ | |
| JP2543721Y2 (ja) | 波形測定装置 | |
| JPH07104030A (ja) | 時間測定回路 | |
| JP3633881B2 (ja) | 半導体装置及びそのａｃスペック検査方法 | |
| JPH0980118A (ja) | Ｉｃテスタ | |
| JP2944307B2 (ja) | Ａ／ｄコンバータの非直線性の検査方法 | |
| JPH0756505B2 (ja) | テストシステム自己診断装置 | |
| JP2850333B2 (ja) | マイクロプロセッサ開発支援装置 | |
| JPH06102329A (ja) | 集積回路装置 | |
| JPH0673227B2 (ja) | 磁気デイスク特性測定装置 | |
| JPS636473A (ja) | テストシステム自己診断装置 | |
| JPH06123759A (ja) | 半導体集積回路用検査装置 | |
| JPH04109500A (ja) | 半導体集積回路のメモリ試験回路 |