JPH0756505B2 - テストシステム自己診断装置 - Google Patents
テストシステム自己診断装置Info
- Publication number
- JPH0756505B2 JPH0756505B2 JP61056467A JP5646786A JPH0756505B2 JP H0756505 B2 JPH0756505 B2 JP H0756505B2 JP 61056467 A JP61056467 A JP 61056467A JP 5646786 A JP5646786 A JP 5646786A JP H0756505 B2 JPH0756505 B2 JP H0756505B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、テストシステムの自己診断を行う装置に関す
るものである。
るものである。
［従来の技術］ 第３図は、従来のLSIテスト装置の要部の一例を示すブ
ロック図である。第３図において、11はパターン発生器
（以下PGという）であり、出力端子ａからはテストパタ
ーンPATが出力されてフォーマッタ（以下FMTという）12
の入力端子ｂに加えられている。このテストパターンPA
Tは、タイミング発生器（以下TGという）13から加えら
れるフォーマットクロックＦ−CLKにより変調された
後、ドライバ14を介してテスト対象物（以下DUTとい
う）15のピンｄに加えられている。なお、TG13は、PG11
に所定の周期のレート信号RATEを出力し、FMT12にレー
ト信号RATEに同期したフォーマットクロックＦ−CLKを
出力し、CMP17にストローブSTRBを出力している。DUT15
は、テストパターンPATが加えられるとDUT154内部のデ
ィレーが経過した後に応答パターンＤ−OUTをピンｅか
ら出力する。応答パターンＤ−OUTは、レベルコンパレ
ータ16を介してデジタルコンパレータ（以下CMPとい
う）17の入力端子ｆに加えられている。18はPG11の出力
端子ｇからテストパターンPATと同時に出力される期待
パターンEXPTに対してシステムディレーを補正するため
の所定のディレーを与えるディレーライン（以下DLとい
う）であり、その出力端子はCMP17の入力端子ｈに接続
されている。
ロック図である。第３図において、11はパターン発生器
（以下PGという）であり、出力端子ａからはテストパタ
ーンPATが出力されてフォーマッタ（以下FMTという）12
の入力端子ｂに加えられている。このテストパターンPA
Tは、タイミング発生器（以下TGという）13から加えら
れるフォーマットクロックＦ−CLKにより変調された
後、ドライバ14を介してテスト対象物（以下DUTとい
う）15のピンｄに加えられている。なお、TG13は、PG11
に所定の周期のレート信号RATEを出力し、FMT12にレー
ト信号RATEに同期したフォーマットクロックＦ−CLKを
出力し、CMP17にストローブSTRBを出力している。DUT15
は、テストパターンPATが加えられるとDUT154内部のデ
ィレーが経過した後に応答パターンＤ−OUTをピンｅか
ら出力する。応答パターンＤ−OUTは、レベルコンパレ
ータ16を介してデジタルコンパレータ（以下CMPとい
う）17の入力端子ｆに加えられている。18はPG11の出力
端子ｇからテストパターンPATと同時に出力される期待
パターンEXPTに対してシステムディレーを補正するため
の所定のディレーを与えるディレーライン（以下DLとい
う）であり、その出力端子はCMP17の入力端子ｈに接続
されている。
これにより、CMP17はPG11から加らたれる期待パターンE
XPTと応答パターンＤ−OUTに対応したデジタル信号とを
比較し、比較データＣ−OUTをPG11の入力端子ｉに加え
る。なお、システムディレーとは、DUT15の端子d,e間を
短絡した状態でCMP17の一方の入力端子ｆに加えられる
テストパターンPATと他方の入力端子ｈに加えられる期
待パターンEXPTとの位相差をいい、DL18はこれらCMP16
の一方の入力端子ｆに加えられるテストパターンPATと
他方の入力端子ｈに加えられる期待パターンEXPTとのタ
イミングを一致させるために用いられている。
XPTと応答パターンＤ−OUTに対応したデジタル信号とを
比較し、比較データＣ−OUTをPG11の入力端子ｉに加え
る。なお、システムディレーとは、DUT15の端子d,e間を
短絡した状態でCMP17の一方の入力端子ｆに加えられる
テストパターンPATと他方の入力端子ｈに加えられる期
待パターンEXPTとの位相差をいい、DL18はこれらCMP16
の一方の入力端子ｆに加えられるテストパターンPATと
他方の入力端子ｈに加えられる期待パターンEXPTとのタ
イミングを一致させるために用いられている。
ところで、このようなテストシステムにおいて、FMT12
やCMP16自体が故障すると、正常なテスト動作が行われ
ないことになる。
やCMP16自体が故障すると、正常なテスト動作が行われ
ないことになる。
［発明が解決しようとする問題点］ しかし、従来のテストシステムでは、これらFMT12やCMP
17自体の故障を効率よく迅速に診断するための工夫はな
されておらず、故障診断に相当する工数を要するという
欠点があった。
17自体の故障を効率よく迅速に診断するための工夫はな
されておらず、故障診断に相当する工数を要するという
欠点があった。
本発明は、このような点に着目してなされたもので、そ
の目的は、比較的簡単な構成で迅速に故障診断が行える
テストシステム自己診断装置を提供することにある。
の目的は、比較的簡単な構成で迅速に故障診断が行える
テストシステム自己診断装置を提供することにある。
［問題点を解決するための手段］ このような目的を達成する本発明は、パターン発生器か
ら加えられるテストパターンをタイミング発生器から加
えられるフォーマットクロックにより変調してテスト対
象物に加えるフォーマッタと、テスト対象物から得られ
る応答パターンとテストパターンに対応してパターン発
生器から出力される期待パターンとを比較して比較デー
タをパターン発生器に出力するコンパレータとを含むテ
ストシステムにおいて、パターン発生器から加えられる
テスト対象物のテスト用のテストパターンと診断用のテ
ストパターン発生手段から加えられる診断用のテストパ
ターンとを前記フォーマッタに入力する第１のオアゲー
トと、 タイミング発生器から加えられるテスト対象物のテスト
用のフォーマットクロックと診断用のフォーマットクロ
ック発生手段から加えられる診断用の前記フォーマット
クロックとをフォーマッタに入力する第２のオアゲート
と、 パターン発生器から加えられるテスト対象物のテスト用
の期待パターンと診断用の期待パターン発生手段から加
えられる診断用の期待パターンとを前記コンパレータに
入力する第３のオアゲートと、 テスト対象物のテスト時にはフォーマッタから出力され
るテスト用のテストパターンをテスト対象物に加えてテ
スト対象物から出力される応答パターンを前記コンパレ
ータに加え、診断モード時にはフォーマッタから出力さ
れる診断用のテストパターンを前記コンパレータに加え
るデータ選択手段と、 診断モード時に前記フォーマッタから出力されるテスト
パターンと前記コンパレータから出力される比較データ
を取り込みこれらフォーマッタおよびコンパレータの動
作を診断する診断手段、とを設けたことを特徴とする。
ら加えられるテストパターンをタイミング発生器から加
えられるフォーマットクロックにより変調してテスト対
象物に加えるフォーマッタと、テスト対象物から得られ
る応答パターンとテストパターンに対応してパターン発
生器から出力される期待パターンとを比較して比較デー
タをパターン発生器に出力するコンパレータとを含むテ
ストシステムにおいて、パターン発生器から加えられる
テスト対象物のテスト用のテストパターンと診断用のテ
ストパターン発生手段から加えられる診断用のテストパ
ターンとを前記フォーマッタに入力する第１のオアゲー
トと、 タイミング発生器から加えられるテスト対象物のテスト
用のフォーマットクロックと診断用のフォーマットクロ
ック発生手段から加えられる診断用の前記フォーマット
クロックとをフォーマッタに入力する第２のオアゲート
と、 パターン発生器から加えられるテスト対象物のテスト用
の期待パターンと診断用の期待パターン発生手段から加
えられる診断用の期待パターンとを前記コンパレータに
入力する第３のオアゲートと、 テスト対象物のテスト時にはフォーマッタから出力され
るテスト用のテストパターンをテスト対象物に加えてテ
スト対象物から出力される応答パターンを前記コンパレ
ータに加え、診断モード時にはフォーマッタから出力さ
れる診断用のテストパターンを前記コンパレータに加え
るデータ選択手段と、 診断モード時に前記フォーマッタから出力されるテスト
パターンと前記コンパレータから出力される比較データ
を取り込みこれらフォーマッタおよびコンパレータの動
作を診断する診断手段、とを設けたことを特徴とする。
［実施例］ 以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
り、第３図と同一部分には同一符号を付けている。第１
図において、18は各部の動作を制御するとともに本発明
に係るテストシステムの自己診断動作を制御する機能を
有する演算制御ユニット（以下CPUという）であり、デ
ータ線D0〜D2およびライト／リード信号線W/を介して
レジスタ19に接続されるとともに、データ線D0〜D4およ
びライト／リード信号線W/を介してゲート20に接続さ
れている。レジスタ19には、CPU18からデータ線D0〜D2
を介して送出される診断用の期待パターンEXPT,フォー
マットクロックＦ−CLKおよびテストパターンPATの各デ
ータがCPU18からライト／リード信号線W/を介して加
えられるライト信号Ｗに従って格納される。レジスタ19
に格納された診断用の期待パターンEXPT,データフォー
マットクロックＦ−CLKおよびテストパターンPATの各デ
ータはそれぞれオアゲートOG0〜OG2の一方の入力端子に
加えられている。なお、オアゲートOG0の他方の入力端
子にはPG11の出力端子ｇから期待パターンEXPTが加えら
れ、オアゲートOG1の他方の入力端子にはTG13からフォ
ーマットクロックＦ−CLKが加えられ、オアゲートOG2の
他方の入力端子にはPG11の出力端子ａからテストパター
ンPATが加えられている。オアゲートOG0の出力端子はCM
P17の一方の入力端子に接続されるとともにゲート20を
介してデータ線D0に接続され、オアゲートOG1,OG2の出
力端子はFMT12の入力端子に接続されるとともにゲート2
0を介してデータ線D1,D2に接続されている。FMT12の出
力データは、例えばCPU18から加えられる制御信号SEL−
Ａに従って駆動されるマルチプレクサ（以下MUXとい
う）21を介してドライバ14に加えられるとともに、例え
ばCPU18から加えられる制御信号SEL−Ｂに従って駆動さ
れるMUX22の一方の入力端子に加えられている。MUX22の
他方の入力端子にはレベルコンパレータ16の出力データ
が加えられている。このMUX22の出力データはCMP17の他
方の入力端子に加えられるとともにゲート20を介してデ
ータ線D3に加えられている。CMP17の出力データＣ−OUT
はPG11の入力端子ｉに加えられるとともにゲート20を介
してデータ線D4に加えられている。なお、ゲート20はCP
U18からライト／リード信号線W/を介して加えられる
リード信号に従ってイネーブル状態になり、レジスタ
19と相補的に動作することになる。
り、第３図と同一部分には同一符号を付けている。第１
図において、18は各部の動作を制御するとともに本発明
に係るテストシステムの自己診断動作を制御する機能を
有する演算制御ユニット（以下CPUという）であり、デ
ータ線D0〜D2およびライト／リード信号線W/を介して
レジスタ19に接続されるとともに、データ線D0〜D4およ
びライト／リード信号線W/を介してゲート20に接続さ
れている。レジスタ19には、CPU18からデータ線D0〜D2
を介して送出される診断用の期待パターンEXPT,フォー
マットクロックＦ−CLKおよびテストパターンPATの各デ
ータがCPU18からライト／リード信号線W/を介して加
えられるライト信号Ｗに従って格納される。レジスタ19
に格納された診断用の期待パターンEXPT,データフォー
マットクロックＦ−CLKおよびテストパターンPATの各デ
ータはそれぞれオアゲートOG0〜OG2の一方の入力端子に
加えられている。なお、オアゲートOG0の他方の入力端
子にはPG11の出力端子ｇから期待パターンEXPTが加えら
れ、オアゲートOG1の他方の入力端子にはTG13からフォ
ーマットクロックＦ−CLKが加えられ、オアゲートOG2の
他方の入力端子にはPG11の出力端子ａからテストパター
ンPATが加えられている。オアゲートOG0の出力端子はCM
P17の一方の入力端子に接続されるとともにゲート20を
介してデータ線D0に接続され、オアゲートOG1,OG2の出
力端子はFMT12の入力端子に接続されるとともにゲート2
0を介してデータ線D1,D2に接続されている。FMT12の出
力データは、例えばCPU18から加えられる制御信号SEL−
Ａに従って駆動されるマルチプレクサ（以下MUXとい
う）21を介してドライバ14に加えられるとともに、例え
ばCPU18から加えられる制御信号SEL−Ｂに従って駆動さ
れるMUX22の一方の入力端子に加えられている。MUX22の
他方の入力端子にはレベルコンパレータ16の出力データ
が加えられている。このMUX22の出力データはCMP17の他
方の入力端子に加えられるとともにゲート20を介してデ
ータ線D3に加えられている。CMP17の出力データＣ−OUT
はPG11の入力端子ｉに加えられるとともにゲート20を介
してデータ線D4に加えられている。なお、ゲート20はCP
U18からライト／リード信号線W/を介して加えられる
リード信号に従ってイネーブル状態になり、レジスタ
19と相補的に動作することになる。
このように構成された装置におけるFMT12とCMP17の診断
動作について、第２図のタイミングチャートを用いて説
明する。
動作について、第２図のタイミングチャートを用いて説
明する。
第２図において、（ａ）はCPU18からFMT12に加えられる
テストパターンPATを示し、（ｂ）はCPU18からFMT12に
加えられるフォーマットクロックＦ−CLKを示し、
（ｃ）はFMT12から出力されるリターンゼロ（以下RZと
いう）のテストパターンを示し、（ｄ）はFMT12から出
力されるノンリターンゼロ（以下NRZという）とテスト
パターンを示し、（ｅ）はRZテストパターンに対応して
CPU18からCMP17に加えられる期待パターンEXPT1を示
し、（ｆ）はNRZテストパターンに対応してCMP17に加え
られる期待パターンEXPT2を示している。
テストパターンPATを示し、（ｂ）はCPU18からFMT12に
加えられるフォーマットクロックＦ−CLKを示し、
（ｃ）はFMT12から出力されるリターンゼロ（以下RZと
いう）のテストパターンを示し、（ｄ）はFMT12から出
力されるノンリターンゼロ（以下NRZという）とテスト
パターンを示し、（ｅ）はRZテストパターンに対応して
CPU18からCMP17に加えられる期待パターンEXPT1を示
し、（ｆ）はNRZテストパターンに対応してCMP17に加え
られる期待パターンEXPT2を示している。
診断モードに設定することによってPG11およびTG13から
のDUT15のテストを実行するための各パターンの送出は
禁止され、診断用の各パターンがCPU18から出力される
ことになる。
のDUT15のテストを実行するための各パターンの送出は
禁止され、診断用の各パターンがCPU18から出力される
ことになる。
まず、CMP17は、基本的にはオアゲートOG0の出力データ
とMUX22の出力データとの排他的論理和を出力する論理
回路として構成されている。従って、CPU18からCMP17に
加えられる期待パターンEXPTとCPU18により読み取られ
るMUX22の出力データの対応関係から、CMP17の動作の良
否を診断することができる。
とMUX22の出力データとの排他的論理和を出力する論理
回路として構成されている。従って、CPU18からCMP17に
加えられる期待パターンEXPTとCPU18により読み取られ
るMUX22の出力データの対応関係から、CMP17の動作の良
否を診断することができる。
次に、FMT12の動作の診断について説明する。この場
合、MUX22はMUX21の出力データを選択的に出力するよう
に設定しておく。そして、例えばMUX21からRZパターン
が出力されるように設定されている場合には期待パター
ンとしてEXPT1を加える。これにより、FMT12で正しくRZ
パターンが生成されていれば各区間T1〜TnにおけるCMP1
7の出力データＣ−OUTは“L"レベルになる。従って、各
区間でCPU18により読み取られるCMP17の出力データＣ−
OUTが“L"レベルになっているか否かによってFMT12の動
作の良否を診断することができる。また、MUX21からNRZ
パターンが出力されるように設定されている場合には期
待パターンとしてEXPT2を加える。これにより、FMT12で
正しくNRZパターンが生成されていれば各区間T1〜Tnに
おけるCMP17の出力データＣ−OUTはRZパターンのときと
同様に“L"レベルになる。従って、各区間でCPU18によ
り読み取られるCMP17の出力データＣ−OUTが“L"レベル
になっているか否かによってFMT12の動作の良否を診断
することができる。
合、MUX22はMUX21の出力データを選択的に出力するよう
に設定しておく。そして、例えばMUX21からRZパターン
が出力されるように設定されている場合には期待パター
ンとしてEXPT1を加える。これにより、FMT12で正しくRZ
パターンが生成されていれば各区間T1〜TnにおけるCMP1
7の出力データＣ−OUTは“L"レベルになる。従って、各
区間でCPU18により読み取られるCMP17の出力データＣ−
OUTが“L"レベルになっているか否かによってFMT12の動
作の良否を診断することができる。また、MUX21からNRZ
パターンが出力されるように設定されている場合には期
待パターンとしてEXPT2を加える。これにより、FMT12で
正しくNRZパターンが生成されていれば各区間T1〜Tnに
おけるCMP17の出力データＣ−OUTはRZパターンのときと
同様に“L"レベルになる。従って、各区間でCPU18によ
り読み取られるCMP17の出力データＣ−OUTが“L"レベル
になっているか否かによってFMT12の動作の良否を診断
することができる。
なお、上記実施例ではCPU18から直接各種の診断用パタ
ーンを出力するとともに各部の出力データを取り込んで
診断を行う例を示したが、これら各機能を複数の回路に
分散してこれら各回路をCPUで統轄制御するようにして
もよい。
ーンを出力するとともに各部の出力データを取り込んで
診断を行う例を示したが、これら各機能を複数の回路に
分散してこれら各回路をCPUで統轄制御するようにして
もよい。
なお、上記実施例では、LSIテスト装置の例について説
明したが、その他の同種のパターンを用いたテスト装置
にも適用できるものである。
明したが、その他の同種のパターンを用いたテスト装置
にも適用できるものである。
［発明の効果］ 以上説明したように、本発明によれば、比較的簡単な構
成で迅速に故障診断が行えるテストシステム自己診断装
置が実現でき、実用上の効果は大きい。
成で迅速に故障診断が行えるテストシステム自己診断装
置が実現でき、実用上の効果は大きい。
第１図は本発明の一実施例の要部を示すブロック図、第
２図は第１図の動作を説明するためのタイミングチャー
ト、第３図は従来の回路の要部の一例を示すブロック図
である。 12……フォーマッタ（FMT）、16……コンパレータ（CM
P）、18……演算制御ユニット（CPU）、19……レジス
タ、20……ゲート、21,22……マルチプレクサ。
２図は第１図の動作を説明するためのタイミングチャー
ト、第３図は従来の回路の要部の一例を示すブロック図
である。 12……フォーマッタ（FMT）、16……コンパレータ（CM
P）、18……演算制御ユニット（CPU）、19……レジス
タ、20……ゲート、21,22……マルチプレクサ。
Claims (1)
- 【請求項１】パターン発生器から加えられるテストパタ
ーンをタイミング発生器から加えられるフォーマットク
ロックにより変調してテスト対象物に加えるフォーマッ
タと、テスト対象物から得られる応答パターンとテスト
パターンに対応してパターン発生器から出力される期待
パターとを比較して比較データをパターン発生器に出力
するコンパレータとを含むテストシステムにおいて、 パターン発生器から加えられるテスト対象物のテスト用
のテストパターンと診断用のテストパターン発生手段か
ら加えられる診断用のテストパターンとを前記フォーマ
ッタに入力する第１のオアゲートと、 タイミング発生器から加えられるテスト対象物のテスト
用のフォーマットクロックと診断用のフォーマットクロ
ック発生手段から加えられる診断用の前記フォーマット
クロックとをフォーマッタに入力する第２のオアゲート
と、 パターン発生器から加えられるテスト対象物のテスト用
の期待パターンと診断用の期待パターン発生手段から加
えられる診断用の期待パターンとを前記コンパレータに
入力する第３のオアゲートと、 テスト対象物のテスト時にはフォーマッタから出力され
るテスト用のテストパターンをテスト対象物に加えてテ
スト対象物から出力される応答パターンを前記コンパレ
ータに加え、診断モード時にはフォーマッタから出力さ
れる診断用のテストパターンを前記コンパレータに加え
るデータ選択手段と、 診断モード時に前記フォーマッタから出力されるテスト
パターンと前記コンパレータから出力される比較データ
を取り込みこれらフォーマッタおよびコンパレータの動
作を診断する診断手段、 とを設けたことを特徴とするテストシステム自己診断装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056467A JPH0756505B2 (ja) | 1986-03-14 | 1986-03-14 | テストシステム自己診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056467A JPH0756505B2 (ja) | 1986-03-14 | 1986-03-14 | テストシステム自己診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62212583A JPS62212583A (ja) | 1987-09-18 |
| JPH0756505B2 true JPH0756505B2 (ja) | 1995-06-14 |
Family
ID=13027908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056467A Expired - Lifetime JPH0756505B2 (ja) | 1986-03-14 | 1986-03-14 | テストシステム自己診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756505B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4953649B2 (ja) * | 2005-02-08 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、ディレイテスト回路、及び半導体集積回路のテスト方法 |
-
1986
- 1986-03-14 JP JP61056467A patent/JPH0756505B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62212583A (ja) | 1987-09-18 |
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