JPS636473A - テストシステム自己診断装置 - Google Patents
テストシステム自己診断装置Info
- Publication number
- JPS636473A JPS636473A JP61150135A JP15013586A JPS636473A JP S636473 A JPS636473 A JP S636473A JP 61150135 A JP61150135 A JP 61150135A JP 15013586 A JP15013586 A JP 15013586A JP S636473 A JPS636473 A JP S636473A
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- Japan
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- clock
- diagnostic
- pattern
- data
- test
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、テストシステムの自己診断を行う装置に関す
るものである。
るものである。
［従来の技術］
第３図は、従来のＬＳＩテスト装置の要部の一例を示す
ブロック図である。第３図において、１はパターン発生
器（以下ＰＧという）であり、出力端子ａからはテスト
パターンＰＡＴが出力されてフォーマツタ（以下ＦＭＴ
という）２に加えられている。このテストパターンＰＡ
Ｔは、タイミング発生器く以下ＴＧという）３から加え
られるフォーマットクロックＦ−ＣＬＫにより変調され
た後、ドライバ４を介してテスト対象物（以下ＤＵＴと
いう）５に加えられている。なお、ＴＧ３は、ＰＧ１＃
よびフェイル解析装置（以下ＦＡという）８に所定の周
期のレート信号ＲＡＴＥを出力し、ＦＭＴ２にレート信
号ＲＡＴＥに同期したフォーマットクロックＦ−ＣＬＫ
を出力し、デジタルコンパレータ（以下ＣＭＰという）
７にストロー１８丁ＲＢを出力している。ＤＵＴ５は、
テストパターンＦＡＴが加えられるとＤＵＴ５内部のデ
イレ−が経過した後に応答パターンＤ−ＯＵＴを出力す
る。応答パターンＤ−ＯＵＴは、レベルコンパレータ６
を介してＣＭＰ７の一方の入力端子ａに加えられている
。ＣＭＰ７の他方の入力端子すにはＰＧＩの出力端子す
からテストパターンＦＡＴに対応した期待パターンＥＸ
ＰＴが加えられている。そして、ＣＭＰ７はＰＧＩから
加えられる期待パターンＥＸＰＴと応答パターンＤ−Ｏ
ＵＴに対応したデジタル信号とを比較し、比較データＣ
−〇ＩＪＴをＦＡ８に加えている。９は各部の動作を制
御するための制御装Ｍ（以下ＣＴＬという）であり、バ
スＢを介して各部と接続されている。
ブロック図である。第３図において、１はパターン発生
器（以下ＰＧという）であり、出力端子ａからはテスト
パターンＰＡＴが出力されてフォーマツタ（以下ＦＭＴ
という）２に加えられている。このテストパターンＰＡ
Ｔは、タイミング発生器く以下ＴＧという）３から加え
られるフォーマットクロックＦ−ＣＬＫにより変調され
た後、ドライバ４を介してテスト対象物（以下ＤＵＴと
いう）５に加えられている。なお、ＴＧ３は、ＰＧ１＃
よびフェイル解析装置（以下ＦＡという）８に所定の周
期のレート信号ＲＡＴＥを出力し、ＦＭＴ２にレート信
号ＲＡＴＥに同期したフォーマットクロックＦ−ＣＬＫ
を出力し、デジタルコンパレータ（以下ＣＭＰという）
７にストロー１８丁ＲＢを出力している。ＤＵＴ５は、
テストパターンＦＡＴが加えられるとＤＵＴ５内部のデ
イレ−が経過した後に応答パターンＤ−ＯＵＴを出力す
る。応答パターンＤ−ＯＵＴは、レベルコンパレータ６
を介してＣＭＰ７の一方の入力端子ａに加えられている
。ＣＭＰ７の他方の入力端子すにはＰＧＩの出力端子す
からテストパターンＦＡＴに対応した期待パターンＥＸ
ＰＴが加えられている。そして、ＣＭＰ７はＰＧＩから
加えられる期待パターンＥＸＰＴと応答パターンＤ−Ｏ
ＵＴに対応したデジタル信号とを比較し、比較データＣ
−〇ＩＪＴをＦＡ８に加えている。９は各部の動作を制
御するための制御装Ｍ（以下ＣＴＬという）であり、バ
スＢを介して各部と接続されている。
ところで、このようなテストシステムにおいて、テスト
システムを構成する回路自体が故障すると、正常なテス
ト動作が行われないことになる。
システムを構成する回路自体が故障すると、正常なテス
ト動作が行われないことになる。
そこで、このような回路の故障を診断する方法として、
例えばＦＭＴ２の出力を直接ＣＭＰ７に加えた場合にお
けるＦＡ８の解析結果と、ＦＭＴ２の出力をＤＵＴ５を
取り外した状態でドライバ４およびレベルコンパレータ
６を介してＣＭＰ７に加えた場合におけるＦＡ８の解析
結果から、故障回路を推定することが行われている。
例えばＦＭＴ２の出力を直接ＣＭＰ７に加えた場合にお
けるＦＡ８の解析結果と、ＦＭＴ２の出力をＤＵＴ５を
取り外した状態でドライバ４およびレベルコンパレータ
６を介してＣＭＰ７に加えた場合におけるＦＡ８の解析
結果から、故障回路を推定することが行われている。
Ｃ発明が解決しようとする問題点］
しかし、このような方法によれば、故障回路を精度よく
特定することはできない。
特定することはできない。
また、ＤＵＴ５を取り外した状態で診断することから、
リアルタイムでの診断が行えない。
リアルタイムでの診断が行えない。
さらに、ＤＵＴ５のテストで用いるＦＡ８の解析結果で
推定していることから、診断結果の客観性に欠けること
になる。
推定していることから、診断結果の客観性に欠けること
になる。
本発明は、このような点に着目してなされたもので、そ
の目的は、比較的簡単な構成でテストシステムの故障回
路の診断がリアルタイムで高精度に行えるテストシステ
ム自己診断装置を提供することにある。
の目的は、比較的簡単な構成でテストシステムの故障回
路の診断がリアルタイムで高精度に行えるテストシステ
ム自己診断装置を提供することにある。
［問題点を解決するための手段］
このような目的を達成する本発明は、パターン発生器か
ら加えられるテストパターンをタイミング発生器から加
えられるフォーマットクロックにより変調してテスト対
象物に加えるフォーマツタと、テスト対象物から（ｑら
れる応答パターンとテストパターンに対応してパターン
発生器から出力される期待パターンとを比較して比較デ
ータをパターン発生器に出力するコンパレータとを含む
テストシステムにおいて、システムの動作クロックに同
期した診断クロックを発生する診断クロック発生器と、
テストシステムの診断対象各部にそれぞれ配置され診断
クロックに従って各部の診断データを逐次ラッチするラ
ッチ回路と、これらラッチ回路にラッチされた診断デー
タを取り込み予め格納されている良品データとを照合し
て故障部分を判断する手段とを設けたことを特徴とする
。
ら加えられるテストパターンをタイミング発生器から加
えられるフォーマットクロックにより変調してテスト対
象物に加えるフォーマツタと、テスト対象物から（ｑら
れる応答パターンとテストパターンに対応してパターン
発生器から出力される期待パターンとを比較して比較デ
ータをパターン発生器に出力するコンパレータとを含む
テストシステムにおいて、システムの動作クロックに同
期した診断クロックを発生する診断クロック発生器と、
テストシステムの診断対象各部にそれぞれ配置され診断
クロックに従って各部の診断データを逐次ラッチするラ
ッチ回路と、これらラッチ回路にラッチされた診断デー
タを取り込み予め格納されている良品データとを照合し
て故障部分を判断する手段とを設けたことを特徴とする
。
［実施例］
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
り、第３図と同一部分には同一符号を付けている。第１
図において、１０はＰＧＩから加えられるパターンアド
レスに従ってテストシステムの動作クロックに同期した
診断クロックＤ−ＣＬＫを発生する診断クロック発生器
（以下ＤＣＧという）である。１１〜１５はそれぞれ診
断対象各部に配置され、診断り０ツクＤ−ＣＬＫに従っ
て各部の診断データをラッチするラッチ回路（以下ＬＴ
Ｈという）である。すなわち、ＬＴＩ−１１１は、ＬＴ
Ｈ１５のクロック端子を経て加えられる診断りＯツクＤ
−ＣＬＫを、この診断クロックＤ−ＣＬＫの遅延時間に
応じた所定の遅延時間を与える遅延回路１６を介して加
えられるクロックに従ってラッチする。ＬＴＨ１２は、
ＦＭＴ２の出力データをＤＣＧｌｏから出力される診断
クロックＤ−ＣＬＫに従ってラッチする。ＬＴＨ１３は
、ドライバ４の出力データをＬＴＨ１２のクロック端子
を介して加えられる診断りＯツクＤ−ＣＬＫに従ってラ
ッチする。ＬＴＨ１４は、レベルコンパレータ６の出力
データをＬＴＨ１３のクロック端子を介して加えられる
診断クロックＤ−ＣＬＫに従ってラッチする。ＬＴＨ１
５は、ＣＭＰ７の入力端子ａに加えられるデータをＬＴ
Ｈ１４のクロック端子を介して加えられる診断クロック
Ｄ−ＣＬＫに従ってラッチする。ここで、各ＬＴＩ−１
１１〜１５に加えられる診断クロックＤ−ＣＬＫは、診
断対象回路の位置関係に応じて順次配線された信号線を
介して伝送されることから、システム遅延時間が補正さ
れたものになっている。そして、これら各ＬＴＨ１１〜
Ｌ丁Ｈ１５にラッチされたデータはバスＤＢを介してＣ
ＴＬ９に取り込まれ、予め格納されている良品データと
照合されて該当する回路の故障の有無が判断される。
り、第３図と同一部分には同一符号を付けている。第１
図において、１０はＰＧＩから加えられるパターンアド
レスに従ってテストシステムの動作クロックに同期した
診断クロックＤ−ＣＬＫを発生する診断クロック発生器
（以下ＤＣＧという）である。１１〜１５はそれぞれ診
断対象各部に配置され、診断り０ツクＤ−ＣＬＫに従っ
て各部の診断データをラッチするラッチ回路（以下ＬＴ
Ｈという）である。すなわち、ＬＴＩ−１１１は、ＬＴ
Ｈ１５のクロック端子を経て加えられる診断りＯツクＤ
−ＣＬＫを、この診断クロックＤ−ＣＬＫの遅延時間に
応じた所定の遅延時間を与える遅延回路１６を介して加
えられるクロックに従ってラッチする。ＬＴＨ１２は、
ＦＭＴ２の出力データをＤＣＧｌｏから出力される診断
クロックＤ−ＣＬＫに従ってラッチする。ＬＴＨ１３は
、ドライバ４の出力データをＬＴＨ１２のクロック端子
を介して加えられる診断りＯツクＤ−ＣＬＫに従ってラ
ッチする。ＬＴＨ１４は、レベルコンパレータ６の出力
データをＬＴＨ１３のクロック端子を介して加えられる
診断クロックＤ−ＣＬＫに従ってラッチする。ＬＴＨ１
５は、ＣＭＰ７の入力端子ａに加えられるデータをＬＴ
Ｈ１４のクロック端子を介して加えられる診断クロック
Ｄ−ＣＬＫに従ってラッチする。ここで、各ＬＴＩ−１
１１〜１５に加えられる診断クロックＤ−ＣＬＫは、診
断対象回路の位置関係に応じて順次配線された信号線を
介して伝送されることから、システム遅延時間が補正さ
れたものになっている。そして、これら各ＬＴＨ１１〜
Ｌ丁Ｈ１５にラッチされたデータはバスＤＢを介してＣ
ＴＬ９に取り込まれ、予め格納されている良品データと
照合されて該当する回路の故障の有無が判断される。
このように構成された装置の診断動作について説明する
。
。
第２図は、ＬＴＨ１３の動作を説明するためのタイミン
グチャートである。第２図において、（ａ）はドライバ
１４からＤＵＴ５に加えられるデータ０−ＩＮの状態を
示し、（ｔ））はＬＴＨ１２のクロック端子を介してＬ
ＴＨ１３に加えられる診断クロックＤ−ＣＬＫを示し、
（Ｃ）は診断クロックＤ−ＣＬＫに従ってＬＴＨ１３に
ラッチされるデータＤ１３を示している。このようにし
てＬＴＨ１３にラッチされたデータＤ１３は、前述のよ
うにバスＤＢを介してＣＴＬ９に取り込まれ、予め格納
されている良品データと照合されてドライバ１４の出力
端子までの故障の有無が判断される。
グチャートである。第２図において、（ａ）はドライバ
１４からＤＵＴ５に加えられるデータ０−ＩＮの状態を
示し、（ｔ））はＬＴＨ１２のクロック端子を介してＬ
ＴＨ１３に加えられる診断クロックＤ−ＣＬＫを示し、
（Ｃ）は診断クロックＤ−ＣＬＫに従ってＬＴＨ１３に
ラッチされるデータＤ１３を示している。このようにし
てＬＴＨ１３にラッチされたデータＤ１３は、前述のよ
うにバスＤＢを介してＣＴＬ９に取り込まれ、予め格納
されている良品データと照合されてドライバ１４の出力
端子までの故障の有無が判断される。
例えば、複数個のＤＵＴ５のテスト結果がＦＡ８でフェ
イルと判定されたとする。この場合、００丁５が本当に
不良なのかテストシステムが故障していてＤＩＪＴ５が
不良と判定されてしまったのかをチエツクする必要があ
る。このようなチエツクは、前述のようにして診断クロ
ック１）−ＣＬＫに従って各ＬＴＨ１１〜１５にラッチ
されているデータをＣＴＬ９で良品データと比較照合す
ることにより行える。すなわち、例えばＬＴＨ１２のデ
ータはバスでＬＴＨ１３のデータがフェイルと判定され
ると、ドライバ４が故障していると判断できる。このよ
うな故障部分の特定は、ラッチ回路を各部に増設するこ
とにより詳細に行えることになる。
イルと判定されたとする。この場合、００丁５が本当に
不良なのかテストシステムが故障していてＤＩＪＴ５が
不良と判定されてしまったのかをチエツクする必要があ
る。このようなチエツクは、前述のようにして診断クロ
ック１）−ＣＬＫに従って各ＬＴＨ１１〜１５にラッチ
されているデータをＣＴＬ９で良品データと比較照合す
ることにより行える。すなわち、例えばＬＴＨ１２のデ
ータはバスでＬＴＨ１３のデータがフェイルと判定され
ると、ドライバ４が故障していると判断できる。このよ
うな故障部分の特定は、ラッチ回路を各部に増設するこ
とにより詳細に行えることになる。
このように構成することにより、テストシステムの故障
の有無および故障部分をＤ ｔＪ Ｔ ５のテスト周期
に同期した高速度でリアルタイムに診断することができ
る。また、テストシステムの診断にあたってはＤＩＪＴ
５のテストに用いるＦＡ８を使用しないので、診断結果
に対して高い客観性が得られる。
の有無および故障部分をＤ ｔＪ Ｔ ５のテスト周期
に同期した高速度でリアルタイムに診断することができ
る。また、テストシステムの診断にあたってはＤＩＪＴ
５のテストに用いるＦＡ８を使用しないので、診断結果
に対して高い客観性が得られる。
なお、上記実施例では、ＬＳＩテスト＠置装例について
説明したが、その他の同種のパターンを用いたテストＶ
、、ｍにも適用できるものである。
説明したが、その他の同種のパターンを用いたテストＶ
、、ｍにも適用できるものである。
［発明の効果１
以上説明したように、本発明によれば、比較的簡単な構
成でテストシステムの故障回路の診断がリアルタイムで
高精度に行えるテストシステム自己診断装置が実現でき
、実用上の効果は大きい。
成でテストシステムの故障回路の診断がリアルタイムで
高精度に行えるテストシステム自己診断装置が実現でき
、実用上の効果は大きい。
第１図は本発明の一実施例の要部を示すブロック図、第
２図は第１図の動作を説明するためのタイミングチャー
ト、第３図は従来の回路の要部の一例を示すブロック図
である。 １・・・パターン発生器（ＰＧ）、２・・・フォーマツ
タ（ＦＭＴ）、３・・・タイミング発生器（ＴＧ）、４
・・・ドライバ、５・・・テスト対象物＜ＤＵＴ）、６
・・・レベルコンパレータ、７・・・デジタルコンパレ
ータ（ＣＭＰ）、８・・・フェイル解析装置（ＦＡ）、
９・・・制御装置（ＣＴＬ） 、１１〜１５・・・ラッ
チ回路（ＬＴＨ）、１６・・・遅延回路。
２図は第１図の動作を説明するためのタイミングチャー
ト、第３図は従来の回路の要部の一例を示すブロック図
である。 １・・・パターン発生器（ＰＧ）、２・・・フォーマツ
タ（ＦＭＴ）、３・・・タイミング発生器（ＴＧ）、４
・・・ドライバ、５・・・テスト対象物＜ＤＵＴ）、６
・・・レベルコンパレータ、７・・・デジタルコンパレ
ータ（ＣＭＰ）、８・・・フェイル解析装置（ＦＡ）、
９・・・制御装置（ＣＴＬ） 、１１〜１５・・・ラッ
チ回路（ＬＴＨ）、１６・・・遅延回路。
Claims (1)
- パターン発生器から加えられるテストパターンをタイミ
ング発生器から加えられるフォーマットクロックにより
変調してテスト対象物に加えるフォーマツタと、テスト
対象物から得られる応答パターンとテストパターンに対
応してパターン発生器から出力される期待パターンとを
比較して比較データをパターン発生器に出力するコンパ
レータとを含むテストシステムにおいて、システムの動
作クロックに同期した診断クロックを発生する診断クロ
ック発生器と、テストシステムの診断対象各部にそれぞ
れ配置され診断クロックに従つて各部の診断データを逐
次ラッチするラッチ回路と、これらラッチ回路にラッチ
された診断データを取り込み予め格納されている良品デ
ータとを照合して故障部分を判断する手段とを設けたこ
とを特徴とするテストシステム自己診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150135A JPS636473A (ja) | 1986-06-26 | 1986-06-26 | テストシステム自己診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150135A JPS636473A (ja) | 1986-06-26 | 1986-06-26 | テストシステム自己診断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636473A true JPS636473A (ja) | 1988-01-12 |
Family
ID=15490250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150135A Pending JPS636473A (ja) | 1986-06-26 | 1986-06-26 | テストシステム自己診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636473A (ja) |
-
1986
- 1986-06-26 JP JP61150135A patent/JPS636473A/ja active Pending
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