JPS62208663A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明を次の順序に従って説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ８従来の技術　（第４図） Ｂ８発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ１作用 Ｇ、実施例 Ｇ−■　（本発明の半導体記憶装置の製造方法の工程順
に従った説明・・・第１図ａ乃至第１図ｈ） Ｇ−■　他の実施例（本発明の半導体記憶装置の製造方
法にかかる半導体記憶装置の構造等・・・第２図及び第
３図） Ｈ９発明の効果 Ａ、産業上の利用分野 本発明はいわゆるＤＲＡＭ等の半導体基板にスイッチン
グ素子と容量を形成してなる半導体記憶装置の製造方法
に関する。

Ｂ０発明の概要 本発明は、半導体基板にスイッチング素子と容量を形成
して成る半導体記憶装置の製造方法において、半導体基
板に溝等を形成して容量を形成する工程と該容量から延
在される半導体層を形成する工程と不純物を導入するこ
とにより当該半導体層を用いてスイッチング素子を容量
の１つの電極と電気的に分離して形成すると共に上記容
量の他の電極と上記スイッチング素子をと接続させる工
程とを具備することにより、メモリセルの占有面積の縮
小化等を実現するものである。

Ｃ１従来の技術 ＤＲＡＭ等の半導体記憶装置においては、高集積化の要
求からパターンルールを縮小しスケールダウン則に従っ
てメモリセルの縮小化が進められている。

このような半導体記憶装置の構造としては、高集積化の
要求から、基板の一部に溝を形成して線溝の内部にデー
タを記１ａするだめの容量を形成するいわゆるトレンチ
キャパシタ構造のものが知られている。

ここで、従来の半導体記憶装置の一例を第４図を参照し
ながら説明する。

第４図に示す半導体層＋１装置１０１は、Ｐ＋型の半導
体基板であるシリコン基板１０２上にＰ型の半導体層１
０３が形成されている。このシリコン基板１０２及び半
導体層１０３に溝を掘って形成されたトレンチキャパシ
タは、その電極の１つが上記シリコン基板１０２に接続
される同じくＰ＋型の不純物領域１０４であり、その電
極の他方が酸化膜等の誘電体層１０５を介して当該溝の
内部を充填する多結晶シリコン層等の半導体層１０６と
なっている。

上記トレンチキャパシタの電極である半導体層１０６は
、当該溝の部分から半導体層１０３の主面に沿って延在
され、上記Ｐ型の半導体層１０３に形成されスイッチン
グトランジスタの１つのソース・ドレイン領域であるＮ
半型の不純物領域１０７と接続される。このスイッチン
グトランジスタの他方のソース・ドレイン領域は、同様
に半導体層１０３の主面に臨んで形成されるＮ半型の不
純物領域１０８であり、この不純物領域１０８にはコン
タクト孔を介してワード線としてのＡｐ層１０９が接続
される。スイッチングトランジスタのゲート電極１１０
は、例えば多結晶シリコンを材料として形成され、この
ゲート電極１１０がビン１〜線として機能し、所定のス
イッチング動作を行うことになる。

Ｄ６発明が解決しようとする問題点 しかしながら、上述の構造を有する半導体記憶装置の製
造を行う場合には、上記Ｎ半型の不純物領域１０７の形
成をゲート電極１１０とセルファラインで行うが、上記
トレンチキャパシタ側にはマスク層を形成する必要があ
り、その合わせ精度が微細化において大きく影響し、メ
モリセルの縮小化は容易でない。

すなわち、上記Ｎ半型の不純物領域１０７を形成する場
合には、上記Ｐ＋型の不純物領域１０４と当該Ｎ半型の
不純物領域１０７との間の距離を制御する必要から、少
なくともこれらの間の間隔を制御卸するためのフォトレ
ジスト等のマスク層を形成する。そして、このマスク層
の合わせずれを考慮して、予めずれを見込んだ領域に上
記Ｎ半型の不純物領域１０７を形成する必要があり、従
って、従来の半導体記憶装置の製造方法では、一層のメ
モリセルの占有面積の縮小化を図ることができない。

また、形成した上記Ｎ半型の不純物領域１０７と半導体
層１０６とを接続するために、マスク層の除去後改めて
多結晶シリコン層等をパターン形成する必要があり、同
様にマスクの合わせずれ等によっては接続関係が不良に
なり、回路動作ができなくなる。また、このようなパタ
ーン形成するための工程が必要とされ、そのための工程
が煩雑でもある。

そこで、本発明は上述の問題点に鑑み、メモリセルの占
有面積を縮小化等を実現する半導体記憶装置の！！遣方
法の提供を目的とする。

Ｅ１問題点を解決するための手段 本発明は、半導体基板に溝を形成する工程と、該構内に
不純物領域からなる容量の一方の電極を形成する工程と
、上記不純物領域と分離して溝内に容量の他方の電極を
形成する工程と、上記他方の電極上及び上記半導体基板
上に半導体層を形成する工程と、不純物を導入すること
により上記半導体層にスイッチング素子を構成する不純
物領域を上記一方の電極とは電気的に分離して形成する
と共に上記導入した不純物によって上記他方の電極と上
記スイッチング素子を構成する上記不純物領域を電気的
に接続させる工程とからなる半導体記憶装置の製造方法
により上述の問題点を解決する。

ここで、半導体基板に溝を形成する工程においては、素
子の分離のための絶縁膜やチャンネルストッパー領域等
に接して溝を形成することができ、また、上記半導体層
の形成に際しては、表面の平坦化を行った後に半うル体
層を形成することができる。

Ｆ１作用 本発明は、溝を用いて容量となる領域を形成した後、ス
イッチング素子と上記容量とを接続し且つ当該スイ・レ
チング素子が形成される半導体層が形成される。そして
、例えばこの半導体層は素子分離のための絶縁膜例えば
酸化膜や或いはチャンネルストッパー領域等の上に被着
形成され、不純物の導入によって、例えばスイッチング
素子のソース・ドレイン領域はこの酸化膜等とゲート電
極とのセルファラインで形成され、同時に容量とスイッ
チングトランジスタの接続も実現できる。

このためマスク合わせ等は不要になり、しかも確実な分
離が図れるため、メモリセルの占有面積を縮小化するこ
とができ、高集積度の回路配置を実現できる。また、こ
の導入に際して同時に接続も当該半導体層で行われるた
め、改めて接続のための多結晶シリコン層等を形成する
必要がない。

また、このような半導体層の形成によっては、半導体層
の形成当初に平坦化が行われ、さらにソース・ドレイン
領域の形成と接続のための不純物の導入が同時に行われ
るため確実な接続を実現でき、本発明の半導体記憶装置
の製造方法によって形成される回路の回路動作は安定し
たものとなる。

Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

Ｇ−■　（本発明の半導体記憶装置の製造方法の工程順
に従った説明・・・第１図ａ乃至第１図ｈ） 本実施例の半導体記憶装置の製造方法は、１つのメモリ
セルに１トランジスタと１トレンチキヤバシクが形成さ
れ、いわゆるＤＲＡＭメモリセルの構造を有する半導体
記憶装置の製造方法である。

ごこで、本実施例の半導体記憶装置の製造方法を工程順
に従って、第１図ａ〜第１図りを参照しながら説明する
。

（ａ）まず、第１図ａに示すように、例えば第１導電型
であるＰ型の半導体基板１１を便用した場合には、その
上に選択エピタキシャル成長法若しくは高エネルギーの
イオン注入等によって反対導電型であるＮ半型の共′３
１１埋め込み層１２が形成される。このＮ半型の共通埋
め込みＮ１２は、トレンチキャパシタの対向電極にプレ
ート電圧を印加する機能を有する。そして、このＮ半型
の共通埋め込み層１２の一部には、基板から電圧を供給
してスイッチングトランジスタの闇値を制御するための
窓部１３が形成される。

このＮ半型の共通埋め込み層１２の上部のＰ型の半導体
基板１４には、素子分離、特に後述するトレンチキャパ
シタとスイッチングトランジスタの不純物領域を分離す
るためのＰ十型の不純物が導入されてなるチャンネルス
ト・ツバ−領域１５と絶縁膜１Ｇが、所定の領域に形成
される。

（ｂ）第１図すに示すように、容量として用いるトレン
チキャパシタのａ１７が形成され、上記絶縁膜１６及び
上記チャンネルストッパー領域１５は、溝掘りに際して
それぞれ貫通される。そして、トレンチキャパシタ形成
のための溝１７は、上記Ｎ小型の共通埋め込み層１２に
接する若しくは貫通するように形成される。このように
溝を掘ることで、上記絶縁膜１６とチャンネルストッパ
ー領域１５はそれぞれトレンチキャパシタの上部でスイ
ッチングトランジスタの不純物領域との素子分離を行う
ことができる。また、このように溝を掘ることで、各ト
レンチキャパシタの対向電極の一方は、確実にＮ小型の
共通埋め込め層１２と接続し、従って当該Ｎ生型の共通
埋め込み層１２を介して共通のプレート電圧が供給され
ることになる。

基板の表面には、予め若しくはトレンチキャパシタの一
＄１７の形成後、表面を被覆するための酸化膜１８が形
成される。

（Ｃ）第１図Ｃに示すように、トレンチキャパシタの形
成のための溝１７の溝掘り後、当該溝掘りによって露出
した１１７の側面及び底面に、トレンチキャパシタの対
向する電極の一方として用いるための不純物の導入を行
う。この不純物の導入は例えば拡散等を用いて行われ、
この導入によって上記Ｎ小型の共通埋め込み層１２と同
じ導電型であり、基板と反対導電型であるＮ小型の不純
物領域１９を溝１７の側面及び底面に沿って形成する。

このＮ小型の不純物領域１９は、溝１７が上記Ｎ小型の
共通埋め込み層１２に接する若しくは貫通するように形
成されているため、当該Ｎ生型の共通埋め込み層１２と
確実に接続し、各メモリセルのトレンチキャパシタにプ
レーＩ・電圧を供給することになる。

上記トレンチキャパシタの対向する電極となるＮ小型の
不純物領域１９を形成した後、表面酸化法等によって、
上記溝１７の側面及び底面が酸化され、トレンチキャパ
シタの誘電体となる誘電層２０が形成される。

（ｄ）誘電体層２０の形成後、第１図ｄに示すように、
上記ｉＪＩ］７を例えば多結晶シリコン等の材料によっ
て充填する。この充填されてなる充填層２１は、トレン
チキャパシタの上記Ｎ小型の不純物領域Ｘ９に対向する
電極となり、この充填層２１の領域に、電荷が蓄積され
得る。

このような充填層２１の形成後、当該半導体基板の全面
をエッチハックし、表面の平坦化を行って、平坦な表面
２２にする。このように平坦な表面２２を形成すること
で、後述する薄膜半導体層を容易に形成することができ
、又、位置の合わせ精度が問題となるような弊害は防止
される。また、各素子の形成後においては、このような
平坦化によって各素子の間の確実な接続を実現すること
が可能となり、従って、回路動作は安定したものとなる
。

（ｅ）第１図ｅに示すように、平坦化した表面２２の全
面に例えば多結晶シリコンを材料とした薄膜半導体層２
３を形成する。この薄膜半導体層２３は、上記充填層２
１と後述する工程で形成されるスイッチングトランジス
タの不純物領域を接続する機能を有する他、さらに当該
スイッチングトランジスタのチャンネル形成領域やソー
ス・ドレイン領域としても用いられる。薄膜半導体層２
３の一部は選択的に酸化され素子分離に用いられる素子
分離部２４となる。尚、このような薄膜半導体層２３は
例えば下部に絶縁膜を配設させても良（、いわゆるＳＯ
Ｉ構造にすることも可能であり、また、結晶の種を用い
た同相成長法を用いてグレイン成長を行うようにしても
良い。

（ｆ）第１図ｆに示すように、薄膜半導体層２３を形成
してなる全面にゲート酸化膜となる酸化膜２５を形成す
る。全面に酸化膜２５を形成した後、さらに例えば多結
晶シリコンあるいは高融点金属若しくはこれらの結合等
を材料とするゲート電極材料を堆積し、所定のチャンネ
ル長を実現するような所定のパターンにバターニングす
る。

このように所定のパターンにゲート電極２６を形成した
後、イオン注入等によりこのゲート電極２６とセルファ
ラインでソース・ドレイン領域となる不純物領域２７．
２８を形成し、この導入の際には同時に上記薄膜半導体
層２３を上記充填層２１と上記不純物領域２８の接続の
ために使用するように不純物導入を行う。この不純物領
域２７．２８はそれぞれＮ生型の不純物領域であり、一
方の不純物領域２８は例えば他のメモリセルのスイッチ
ングトランジスタと共通のものとすることができ、他方
の不純物領域２７は、上記絶縁膜１６とチャンネルスト
ッパー領域１５によって完全に、上記共通埋め込み層１
２と接続するＮ生型の不純物領域１９と分離する。この
ような絶縁膜１６等によって、他方の不純物領域２７の
基板上の位置は上記ゲート電極２６と当該絶縁膜１６に
よって規制され、したがって、イオン注入に際して特に
合わせ精度が問題となることがない。このため従来合わ
せ精度に必要とされた面積も不要となり、メモリセルの
占有面積の縮小化を図ることができる。また、一定の間
隔をあけて不純物領域２７と不純物領域１９を配設する
必要があったが、本実施例においては、完全に分離され
ることになり予め余裕をもって配設する必要はない。こ
のためメモリセルの占有面積の縮小化を図ることができ
る。

このようなイオン注入によって不純物領域２８．２７が
形成され、ソース・ドレイン領域が不純物領域２７．２
８でありゲート電極２６によって制御されるスイッチン
グトランジスタが形成されることになる。そして、この
スイッチングトランジスタの不純物領域２８は、上記薄
膜半導体層２３を介して上記充填層２１と接続すること
になり、この充填層２１で電荷の充放電が行われ、所定
の書き込みや読み出しが行われることになる。

また、ソース・ドレイン領域の形成のための不純物導入
と上記スイッチングトランジスタと上記充填層２１との
接続のための不純物導入は、同時に行われるものであり
、従って、工程の簡略化を図ることができる。

（ｇ）次に、第１図ｇに示すように、全面に層間絶縁膜
２９を形成し、さらに所定のスイッチングトランジスタ
の不純物領域２８と接続するのに用いるコンタクト孔３
０を形成する。

（ｈ）続いて、第１図りに示すように、コンタクト孔３
０で上記不純物領域２８と接続するように、Ａ１層３１
等を全面に形成し、所定のパターンにパターニングする
。この、１層３１は例えばビット線として用いられ、本
実施例の半導体記憶装置はスイッチングトランジスタと
トレンチキャパシタによって情報信号のメモリ動作を行
うことになる。

以上のような本実施例の半導体記憶装置の製造方法は、
特に薄膜半導体層２３を用いてスイッチングトランジス
タや該スイッチングトランジスタと１へレンチキャパシ
タが接続されるため、合わせ精度は問題とならず、占有
面積の縮小化のみならず、工程の簡略化等も実現され得
る。また、上述のようにスイッチングトランジスタの不
純物領域２７とトレンチキャパシタのＮ生型の不純物領
域１９とが、上記絶縁膜１６とチャンネルストッパー領
域１５によって分離される。このため素子分離のための
余裕をもって形成する必要はなく、従って、メモリセル
の占有面積の縮小化を図ることができる。尚、本実施例
の半導体記憶装置の製造方法に係る半導体記憶装置は、
上述のように上記共通埋め込み層１２の一部が窓明けさ
れた形状になり、従って、この芯部１３を通じてのスイ
・２チングトランジスタの闇値の制御を行うことができ
る。

Ｇ−■　他の実施例（本発明の半導体記憶装置の製造方
法にかかる半導体記憶装置の構造等・・・第２図及び第
３図） ここで、上述の本実施例の半導体記憶装置の製造方法に
よって製造される半導体記憶装置の構造についても１．
第２図を参照しながら説明する。

第２図において、例えばＰ型のシリコン基板等の半導体
基板４１内にイオン注入若しくはエピタキシャル成長方
法を用いた埋め込み層の形成方法によって反対導電型領
域であるＮ生型の共通埋め込み層４２が形成されている
。このＮ生型の共通埋め込み層４２は、容量であるトレ
ンチキャパシタを構成する対向する電極の一方の電極と
してのＮ生型の不純物領域４３と接続し、後述するよう
にトレンチキャパシタにプレート電圧を供給する機能を
有している。このＮ生型の共通埋め込み層４２は、さら
にその一部において窓部４４が形成され、スイッチング
素子としてのスイッチングトランジスタが存在する上部
の半導体基板４５と半導体基板４１とが接続するように
なっており、後述するようにスイッチングトランジスタ
の闇値の制御を容易なものとする機能を持つ。

上記トレンチキャパシタは、上記Ｎ生型の共通埋め込み
層４２と接続するＮ生型の不純物領域４３と、表面酸化
法等により形成され酸化膜等である誘電体層４６と、例
えば多結晶シリコン等によって溝を充填して形成され上
記Ｎ生型の不純物領域４３と対向する電極として機能す
る充填層４７とによって構成されている。このトレンチ
キャパシタの断面形状は、略基板主面に対して垂直な方
向を長辺の方向とする長方形になっている。そして、こ
のｌ−レンチキャパシタの上部には、その下部にチャン
ネルストップのために形成されるＰ＋型のチャンネルス
トッパー領域４８を有してなる絶縁膜４９が形成され、
この絶縁膜４９及びチャンネルストッパー領域４８によ
って、上記プレート電圧が供給されるＮ生型の不純物領
域４３と、スイッチングトランジスタの上記充填層４７
と接続する電極領域５０とは分離される。尚、この絶縁
膜４９に上記トレンチキャパシタが貫通ずる如く形成さ
れるため、この絶縁膜４９はトレンチキャパシク相互の
分離領域としても機能する。

上記充填層４７の」二端は、その製造の時に、エッチハ
ックされて略平坦とされる。そして、この充填層４７の
上部には、当該充填層４７と上記スイッチング素子の機
能する電極領域５０と接続するための薄膜半導体層５１
が形成されている。この薄膜半導体層５１は全面に亘っ
て形成され、選択的に酸化等がなされて素子分離にも寄
与する。

尚、この薄膜半導体層５１の下部に、絶縁層を形成する
構造としても良い。

上記スイッチングトランジスタは、上記充填層４７と接
続し上部の半導体基板４５内若しくはその上に形成され
、上記絶縁膜４９とＮ生型の不純物領域により上記Ｐ＋
型の不純物領域４３と分離されてなる電極領域５０を一
方のソース・トレイン領域とし、他方のソース・ドレイ
ン領域を所定のチャンネル形成領域だけ間をあけて形成
され例えば他のメモリセルと共通の取り出しが可能とさ
れるＮ生型の不純物領域である電極領域５２としている
。このスイッチングトランジスタのゲート電極５３は、
上記薄膜半導体層５１上の所定の領域に酸化膜等の絶縁
膜を介して形成され、上記ソース・ドレイン領域となる
電極領域５０や電極領域５２はそれぞれ当該ゲート電極
５３とセルファラインでイオン注入等によって形成され
る。尚、上記他のメモリセルと共通の取り出しが可能と
されるＮ生型の不純物領域である電極領域５２上では、
」コミスイッチングトランジスタやトレンチキャパシタ
を被覆するための層間絶縁膜５４が窓明けされ、Ａ４層
等が接続することになる。

このような各メモリセルのトレンチキャパシタとそれぞ
れ接続する上記Ｎ生型の共通埋め込み層４２は、上記半
導体基板４１及び上記半導体基板４５からなる半導体基
板の内部において、上記半導体基板の主面に沿って延在
され、メモリセルアレイの外部の周辺部等まで形成され
ている。そして、この周辺部において、例えば周辺ＣＭ
Ｏ３回路等を形成する場合のイオン注入と同時に形成さ
れたＮウェル５５及び高濃度不純物領域５６とによって
上記Ｎ生型の共通埋め込み層４２は取り出され、ここか
ら所定のプレート電圧が各メモリセルのトレンチキャパ
シタのＮ生型の不純物領域４３に供給されることになる
。

以上のような構造を有する本実施例にかかる半導体記憶
装置は、上述のように、半導体基板と反対導電型のＮ生
型の共通埋め込み層４２によってプレート電圧を供給す
る。このためトレンチキャパシタの基板内に形成される
側の対向電極をＮ＋型の不純物領域４３とすることがで
きる。このように基板内の対向電極の導電型をＮ生型と
し、上記スイッチングトランジスタの上記充填層４７と
接続する電極領域５０も同様に反対導電型であるＮ生型
であるため、これら不純物領域４３と電極領域５０の間
に絶縁膜４９とチャンネルストッパーとなるＰ＋型のチ
ャンネルストッパー領域４８を配置させて、確実なリー
クの防止を図ることができる。そして、このような分離
が行われるため、予め余裕をもって形成する必要がなく
、したがって、容易にメモリセルの占有面積の縮小化を
実現することができる。

また、このような構造を有する本実施例にかかる半導体
記憶装置は、上記Ｎ半型の共通埋め込み層４２の一部に
おいて窓部４４が形成され、スイッチングトランジスタ
が存在する上部の半導体基板４５と半導体基板４１とが
接続するようになっている。このため半導体基板４１に
基板電圧を印加することで上記スイッチングトランジス
タの闇値電圧を制御することができ、仮に共通の埋め込
み層４２で上記半導体基板４１と半導体基板４５を完全
に分離した場合には、該半導体基板４５の領域がフロー
ティングな領域となりスイッチングトランジスタの闇値
が変動する等の弊害が有り得るが、本実施例の半導体記
憶装置の製造方法にかかる半導体記憶装置の場合には確
実な闇値の制御を実現できる。

また、上記Ｎ半型の共通埋め込み層４２に対してプレー
ト電圧を供給するための取り出し電極は、例えば周辺Ｃ
ＭＯ３回路等を形成する場合のイオン注入と同時に形成
されたＮウェル５５及び高温度不純物領域５６によって
形成され、特に工程を複雑化するものではなく、また、
周辺ＣＭＯ３回路のため基板としても問題はない。

尚、本実施例にかかる半導体記憶装置においては、薄膜
半導体層５１を上記充填層４７とスイッチングトランジ
スタの接続に用い、且つスイッチングトランジスタは薄
膜トランジスタのように形成されるため、特に合わせ精
度が問題となる領域はなく、占有面積の縮小化を図るこ
とが容易であることは言うまでもない。

このような半導体記憶装置のレイアウトは、例えば第３
図のようなレイアウトにすることができる。第３図にお
いて、一対のメモリセルが１つのコンタクト孔６１に接
続するような回路配置となり、それぞれ薄膜半導体層５
１がトレンチキャパシタの上部迄延在されている。第３
図において、ゲート電極５３はワード線となり、ビット
線については図示を省略する。

尚、以上の実施例においては、第１導電型である半導体
基板をＰ型の半導体基板とし、不純物領域等の導電型を
定めて説明したが、以上は反対の導電型例えば半導体基
板をＮ型の半導体基板とするようにしても良い。

また、容量の形状は上述のトレンチキャパシタに限定さ
れず、他のキャパシタプレート等であっても良い。

Ｈ０発明の効果 本発明の半導体記憶装置の製造方法は、容量とスイッチ
ング素子を接続し且つスイッチング素子のソース・ドレ
イン領域が形成される半導体層が形成される。このため
不純物の導入によってスイッチング素子のソース・ドレ
イン領域形成と上記容量とスイッチング素子の接続は、
同時に行われ、しかも確実な接続が実現できる。

また、マスク層等は不要であり、従って、マスり合わせ
等も不要になる。このためメモリセルの占有面積を縮小
化することができる。

また、この導入に際して同時に接続も当該半λπ体層で
行われるため、改めて接続のための多結晶シリコン層等
を形成する必要がない。また、このような半導体層の形
成によっては、半導体層の形成当初に平坦化が行われ、
本発明の半導体層１ａ装置の製造方法によって形成され
る回路の回路動作は安定したものとなる。

【図面の簡単な説明】

第１図ａ〜第１図りは本発明の半導体記憶装置の製造方
法を工程順に従って説明するためのそれぞれ断面図、第
２図は本発明の半導体層４１装置の製造方法により製造
した半導体記憶装置の一例を示す断面図、第３図は本発
明の半導体記憶装置の製造方法により製造した半導体層
４．９装置の一例を示す平面図、第４図は従来の半導体
層４＜Ｊ装置の一例を示す断面図である。 １１・・・半導体基板 １２・・・甚通埋め込み層（反対導電型領域）１３・・
・窓部 １５・・・チャンネルストッパー領域 １６・・・絶縁膜 １７・・・溝 １９・・・不純物領域 ２０・・・誘電体層 ２１・・・充填層 ２３・・・半導体層 ２６・・・ゲート電極 ２７・・・不純物領域 ２８・・・不純物領域 特　許　出　願　人　　ソニー株式会社代理人　　　弁
理士　　　　　小泡　見回　　　　　　　　　田村榮− 第１図ｄ ＋１＋ 第１図ｆ ＼↑　　　　　　　　（Ｎ へ　　　　　―

Claims (1)

1. 【特許請求の範囲】 半導体基板に溝を形成する工程と、 該溝内に不純物領域からなる容量の一方の電極を形成す
   る工程と、 上記不純物領域と分離して溝内に容量の他方の電極を形
   成する工程と、 上記他方の電極上及び上記半導体基板上に半導体層を形
   成する工程と、 不純物を導入することにより上記半導体層にスイッチン
   グ素子を構成する不純物領域を上記一方の電極とは電気
   的に分離して形成すると共に上記導入した不純物によっ
   て上記他方の電極と上記スイッチング素子を構成する上
   記不純物領域を電気的に接続させる工程とからなる半導
   体記憶装置の製造方法。