JPS6221144B2 - - Google Patents
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- JPS6221144B2 JPS6221144B2 JP54005502A JP550279A JPS6221144B2 JP S6221144 B2 JPS6221144 B2 JP S6221144B2 JP 54005502 A JP54005502 A JP 54005502A JP 550279 A JP550279 A JP 550279A JP S6221144 B2 JPS6221144 B2 JP S6221144B2
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1024—Identification of the type of error
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
説明の要約
適当量の附加的な回路の利用によつて、ダブ
ル・ビツト・エラーを修正するシングル・ビツ
ト・エラー修正／ダブル・ビツト・エラー検出
（SBC／DBD）を含む半導体メモリ・サブシステ
ムの改良。本発明は、ダブル・ビツト対反転がダ
ブル・ビツト・エラーを修正したことがSBC／
DBD回路によつて決定されるまで、一時に１つ
のダブル・ビツト対を、存在するSBC／DBD回
路によつて変形されたデータ・ワードを再チエツ
クし且つ複数エラーを含むことが決定された半導
体メモリ・サブシステム内にて各ダブル・ビツト
対を順次に反転する技術によつて上記の結果を達
成する。 本発明の背景 本発明は、データ処理システム、特にシング
ル・ビツト・エラー修正／ダブル・ビツト・エラ
ー検出（SBC／DBD）を利用する半導体メモ
リ・サブシステムの使用に関する。 大容量集積回路（LSI）技術を使用する半導体
メモリ・サブシステムは、デイジタル情報を蓄積
する或る応用のために費用が有効であることを立
証した。多くの半導体メモリ・サブシステムは、
ビツトあたりの費用を減少させるためにできるだ
け多くのメモリ蓄積セルまたはビツトを含むよう
に且つ各メモリ蓄積装置への接続の数を最低にす
るためにアドレツシングおよび読取および書込回
路を含むように各々が構成される複数の同様なメ
モリ蓄積装置またはビツト平面から成る。多くの
設計において、これは、各々が１ビツトの２Wワ
ード、代表的には256、1024または4096として構
成される最適のメモリ蓄積装置またはビツト平面
を生じた。或る現代の技術は、214またはそれ以
上のビツトのメモリ蓄積装置を生じる。メモリ蓄
積装置の１ビツト構成のため、ベル・システム・
ジヤーナル、Vol.、1950年４月、No.２、第
147〜160頁、R.W.Hamming「エラー検出および
修正コード」においてHammingによつて説明さ
れるシングル・ビツト・エラー修正は、半導体メ
モリ・サブシステムから読取られるデータの損失
を生じることなく、シングル・メモリ蓄積装置ま
たは与えられたワードのエラー、すなわちシング
ル・ビツト・エラー（そのワードの大きさは、半
導体メモリ・サブシステムのワード容量に等し
い）を修正するのに全く有効であることを立証し
た。 メモリ蓄積装置は完全に複雑であるから及び多
くは半導体メモリ・サブシステムにおいて多く使
用されているから、それらは通常、半導体メモ
リ・サブシステムにおける主要な素子欠陥を表わ
す。結果として、Hammingにおいて説明されて
いる線に沿つて、シングル・ビツト・エラー修正
の或る形を使用するのが通常のプラクテイスであ
る。シングル・ビツト・エラー修正は、不完全な
作用が生じるときに、シングル・ビツト・メモリ
蓄積セルの欠陥の許容誤差を許すが、それらのう
ちの２つを見出す統計的チヤンスすなわちダブ
ル・ビツト・エラーは、同じワードにおいて増加
する。Hammingによつて示唆されるようなダブ
ル・ビツト・エラー修正を達成するための方法
は、しばらくの間広く知られていたが、要求され
る附加的な回路の価格のため、その技術は市販の
応用に対して経済的に不可能になつた。最近の研
究は、米国特許第3999051号においてPetschauer
によつて説明されるように、ダブル・ビツト・エ
ラーの発生前に、保守を計画するためにエラーを
記入（log）する方法を教えた。 本発明は、現在するSBC／DBD技術への改良
によつて、ダブル・ビツト・エラーを修正する技
術を与えることによりダブル・ビツト・エラー問
題を解決する。 本発明の概要 本発明は、半導体メモリ・サブシステムからア
クセスされるべきデータ・ワード内でコンプリメ
ントされるべき２ビツトの各コンビネーシヨンを
含む読取のみのメモリ装置（ROM）を利用す
る。半導体メモリ・サブシステムからアクセスさ
れる各データ・ワードのエラー状態は、メモリ・
サブシステムのタイミングおよび制御回路に通信
される。このタイミングおよび制御回路は、修正
されない複数のビツト・エラーを含む半導体メモ
リ・サブシステム・インターフエース・レジスタ
へのデータ・ワードの移送を禁止する。これは、
ROM内に蓄積されるダブル・ビツト・パターン
をしてアクセスされるデータ・ワードにおいて、
２ビツトの各コンビネーシヨンを順次に反転せし
める。実際にエラーにあるアクセスされるデー
タ・ワードの２ビツトが反転される時、SBC／
DBD回路は、本発明のタイミングおよび制御回
路に、アクセスされるデータ・ワードが今や修正
または修正可能であることを知らせるので、タイ
ミングおよび制御回路は、半導体メモリ・サブシ
ステムへの修正されるアクセスされるデータ・ワ
ードがデータ処理システム内で直ちに利用できる
ようにする。 この方法において、半導体メモリ・サブシステ
ムからアクセスされる各データ・ワードは複数の
ビツト・エラーに対して自動的に修正される。 実施例の説明 第１図は本発明を利用する半導体メモリ・サブ
システムを例示する。半導体メモリ・サブシステ
ムの基本的ワード幅（すなわち、アクセスされる
データ・ワードあたりのビツト数）はＭである。
これは、SBC／DBD能力を与えるために、コー
デイングまたはチエツク・ビツト（Hamming参
照）に加えるに、Ｍデータ・ビツトを含む幅Ｎの
ワードのメモリ蓄積バンクMEM１４内の容量を
要求する。（Ｍビツトの）各データ・ワードが、
SBC／DBDを遂行するために、コーデイングの
Ｎ−ＭビツトおよびＭデータ・ビツトを含むＮビ
ツト・ワードとしてMEM１４に書込まれる。（Ｍ
データ・ビツトおよびＮ−Ｍコーデイング・ビツ
トの）２Wの総計のメモリ蓄積セルもしくわアド
レス可能位置は、Ｗビツトのアドレス・ワードに
よつて参照される。本発明によつて要求されるよ
うな読取のみのメモリROM１６は、Ｎビツトの
２Rセルを含む。ROM１６内のＮビツトの２Rセ
ルの各々は、ＲビツトROMアドレス・ワードに
よつて独特にアドレスされ得る。他の議論のた
め、Ｍ、Ｎ、ＲおよびＷの値は、論理量として参
照される。しかしながら、もしＭが例えば38ビツ
トのデータ・ワードを表わすならば、６チエツ
ク・ビツトがSBC（ハミング参照）のために要求
され、１バリテイ・ビツトがDBDのために要求
される。一般に、データ・ワード幅ＭとSBC／
DBDを与えるコード化されたデータ・ワード幅
Ｎとの間の関係は、
ル・ビツト・エラーを修正するシングル・ビツ
ト・エラー修正／ダブル・ビツト・エラー検出
（SBC／DBD）を含む半導体メモリ・サブシステ
ムの改良。本発明は、ダブル・ビツト対反転がダ
ブル・ビツト・エラーを修正したことがSBC／
DBD回路によつて決定されるまで、一時に１つ
のダブル・ビツト対を、存在するSBC／DBD回
路によつて変形されたデータ・ワードを再チエツ
クし且つ複数エラーを含むことが決定された半導
体メモリ・サブシステム内にて各ダブル・ビツト
対を順次に反転する技術によつて上記の結果を達
成する。 本発明の背景 本発明は、データ処理システム、特にシング
ル・ビツト・エラー修正／ダブル・ビツト・エラ
ー検出（SBC／DBD）を利用する半導体メモ
リ・サブシステムの使用に関する。 大容量集積回路（LSI）技術を使用する半導体
メモリ・サブシステムは、デイジタル情報を蓄積
する或る応用のために費用が有効であることを立
証した。多くの半導体メモリ・サブシステムは、
ビツトあたりの費用を減少させるためにできるだ
け多くのメモリ蓄積セルまたはビツトを含むよう
に且つ各メモリ蓄積装置への接続の数を最低にす
るためにアドレツシングおよび読取および書込回
路を含むように各々が構成される複数の同様なメ
モリ蓄積装置またはビツト平面から成る。多くの
設計において、これは、各々が１ビツトの２Wワ
ード、代表的には256、1024または4096として構
成される最適のメモリ蓄積装置またはビツト平面
を生じた。或る現代の技術は、214またはそれ以
上のビツトのメモリ蓄積装置を生じる。メモリ蓄
積装置の１ビツト構成のため、ベル・システム・
ジヤーナル、Vol.、1950年４月、No.２、第
147〜160頁、R.W.Hamming「エラー検出および
修正コード」においてHammingによつて説明さ
れるシングル・ビツト・エラー修正は、半導体メ
モリ・サブシステムから読取られるデータの損失
を生じることなく、シングル・メモリ蓄積装置ま
たは与えられたワードのエラー、すなわちシング
ル・ビツト・エラー（そのワードの大きさは、半
導体メモリ・サブシステムのワード容量に等し
い）を修正するのに全く有効であることを立証し
た。 メモリ蓄積装置は完全に複雑であるから及び多
くは半導体メモリ・サブシステムにおいて多く使
用されているから、それらは通常、半導体メモ
リ・サブシステムにおける主要な素子欠陥を表わ
す。結果として、Hammingにおいて説明されて
いる線に沿つて、シングル・ビツト・エラー修正
の或る形を使用するのが通常のプラクテイスであ
る。シングル・ビツト・エラー修正は、不完全な
作用が生じるときに、シングル・ビツト・メモリ
蓄積セルの欠陥の許容誤差を許すが、それらのう
ちの２つを見出す統計的チヤンスすなわちダブ
ル・ビツト・エラーは、同じワードにおいて増加
する。Hammingによつて示唆されるようなダブ
ル・ビツト・エラー修正を達成するための方法
は、しばらくの間広く知られていたが、要求され
る附加的な回路の価格のため、その技術は市販の
応用に対して経済的に不可能になつた。最近の研
究は、米国特許第3999051号においてPetschauer
によつて説明されるように、ダブル・ビツト・エ
ラーの発生前に、保守を計画するためにエラーを
記入（log）する方法を教えた。 本発明は、現在するSBC／DBD技術への改良
によつて、ダブル・ビツト・エラーを修正する技
術を与えることによりダブル・ビツト・エラー問
題を解決する。 本発明の概要 本発明は、半導体メモリ・サブシステムからア
クセスされるべきデータ・ワード内でコンプリメ
ントされるべき２ビツトの各コンビネーシヨンを
含む読取のみのメモリ装置（ROM）を利用す
る。半導体メモリ・サブシステムからアクセスさ
れる各データ・ワードのエラー状態は、メモリ・
サブシステムのタイミングおよび制御回路に通信
される。このタイミングおよび制御回路は、修正
されない複数のビツト・エラーを含む半導体メモ
リ・サブシステム・インターフエース・レジスタ
へのデータ・ワードの移送を禁止する。これは、
ROM内に蓄積されるダブル・ビツト・パターン
をしてアクセスされるデータ・ワードにおいて、
２ビツトの各コンビネーシヨンを順次に反転せし
める。実際にエラーにあるアクセスされるデー
タ・ワードの２ビツトが反転される時、SBC／
DBD回路は、本発明のタイミングおよび制御回
路に、アクセスされるデータ・ワードが今や修正
または修正可能であることを知らせるので、タイ
ミングおよび制御回路は、半導体メモリ・サブシ
ステムへの修正されるアクセスされるデータ・ワ
ードがデータ処理システム内で直ちに利用できる
ようにする。 この方法において、半導体メモリ・サブシステ
ムからアクセスされる各データ・ワードは複数の
ビツト・エラーに対して自動的に修正される。 実施例の説明 第１図は本発明を利用する半導体メモリ・サブ
システムを例示する。半導体メモリ・サブシステ
ムの基本的ワード幅（すなわち、アクセスされる
データ・ワードあたりのビツト数）はＭである。
これは、SBC／DBD能力を与えるために、コー
デイングまたはチエツク・ビツト（Hamming参
照）に加えるに、Ｍデータ・ビツトを含む幅Ｎの
ワードのメモリ蓄積バンクMEM１４内の容量を
要求する。（Ｍビツトの）各データ・ワードが、
SBC／DBDを遂行するために、コーデイングの
Ｎ−ＭビツトおよびＭデータ・ビツトを含むＮビ
ツト・ワードとしてMEM１４に書込まれる。（Ｍ
データ・ビツトおよびＮ−Ｍコーデイング・ビツ
トの）２Wの総計のメモリ蓄積セルもしくわアド
レス可能位置は、Ｗビツトのアドレス・ワードに
よつて参照される。本発明によつて要求されるよ
うな読取のみのメモリROM１６は、Ｎビツトの
２Rセルを含む。ROM１６内のＮビツトの２Rセ
ルの各々は、ＲビツトROMアドレス・ワードに
よつて独特にアドレスされ得る。他の議論のた
め、Ｍ、Ｎ、ＲおよびＷの値は、論理量として参
照される。しかしながら、もしＭが例えば38ビツ
トのデータ・ワードを表わすならば、６チエツ
ク・ビツトがSBC（ハミング参照）のために要求
され、１バリテイ・ビツトがDBDのために要求
される。一般に、データ・ワード幅ＭとSBC／
DBDを与えるコード化されたデータ・ワード幅
Ｎとの間の関係は、
【式】である。
こゝで、
【式】は、Ｍが２の偶数べきである
ならば、整数｜log2M｜であり、また
【式】
は、Ｍが２の偶数べきでないならば、整数｜
log2M｜＋１である。一般に、２R＝Ｎ！／（Ｎ−２）！
２！ ＋１ Ｍが38である場合、Ｎは45であり、２Rは991で
ある。Ｒは整数でなければならないので、たと
え、ROM１６が991の蓄積セルのみを含むことを
要求しても、Ｒ＝10であり且つ実際のROMアド
レシング容量は２R＝1024になる。Ｗの値は、
MEM１４の容量（すなわち、蓄積セルの数）に
よつて単独に決定される。前述のように、それ
は、半導体メモリ・サブシステムの容量が２W蓄
積セルの場合にＷとして定められる。 SBC／DBDを与えるため、Ｎ−Ｍコーデイン
グ・ビツトは前述のように要求される。Ｎ＝45お
よびＭ＝38の場合、７ビツト（Ｎ−Ｍ）が要求さ
れる。また上述のように、これはSBC（ハミング
参照）に対して要求される６ビツトおよび１つの
失敗と２つの失敗を識別するためのパリテイ・ビ
ツトを含む。６ビツト（一般にＮ−Ｍ−１）SBC
コードは、シンドローム・メツセージとして知ら
れる。もしエラーが存在しないならば、シンドロ
ーム・メツセージは零である。エラーが存在する
ならば、シンドローム・メツセージは零に等しく
ない。エラーが存在しないか又はエラーの偶数が
存在する時、パリテイ・ビツトは奇数パリテイを
与える。エラーの奇数が存在するならば、偶数パ
リテイが見出される。それゆえ、可能なエラー状
態は次の表Ａによつて説明され得る。
log2M｜＋１である。一般に、２R＝Ｎ！／（Ｎ−２）！
２！ ＋１ Ｍが38である場合、Ｎは45であり、２Rは991で
ある。Ｒは整数でなければならないので、たと
え、ROM１６が991の蓄積セルのみを含むことを
要求しても、Ｒ＝10であり且つ実際のROMアド
レシング容量は２R＝1024になる。Ｗの値は、
MEM１４の容量（すなわち、蓄積セルの数）に
よつて単独に決定される。前述のように、それ
は、半導体メモリ・サブシステムの容量が２W蓄
積セルの場合にＷとして定められる。 SBC／DBDを与えるため、Ｎ−Ｍコーデイン
グ・ビツトは前述のように要求される。Ｎ＝45お
よびＭ＝38の場合、７ビツト（Ｎ−Ｍ）が要求さ
れる。また上述のように、これはSBC（ハミング
参照）に対して要求される６ビツトおよび１つの
失敗と２つの失敗を識別するためのパリテイ・ビ
ツトを含む。６ビツト（一般にＮ−Ｍ−１）SBC
コードは、シンドローム・メツセージとして知ら
れる。もしエラーが存在しないならば、シンドロ
ーム・メツセージは零である。エラーが存在する
ならば、シンドローム・メツセージは零に等しく
ない。エラーが存在しないか又はエラーの偶数が
存在する時、パリテイ・ビツトは奇数パリテイを
与える。エラーの奇数が存在するならば、偶数パ
リテイが見出される。それゆえ、可能なエラー状
態は次の表Ａによつて説明され得る。
【表】
第１図を参照すると、半導体メモリ・サブシス
テムにデータを書込むために、データ処理システ
ムは、リクエスト線路４２を活性化する。それは
また、Ｗビツトのリクエストされるアドレス・ワ
ードを線路５２上に与え、かつ、Ｍビツトのリク
エストされる書込データ・ワードを線路５１に与
える。この半導体メモリ・サブシステムのタイミ
ングおよび制御回路１７は、線路４８を経て
MEM１４へのアクセスを開始する。線路５２を
経て受取られるリクエストされるアドレスは、線
路４３を経てタイミングおよび制御回路１７によ
つてアドレス・レジスタ１８内に可能にされ、そ
して、線路４９を経てＷビツト・アドレス・ワー
ドとしてMEM１４に供給される。線路５１を経
てＭビツト・ワードとして受取られるリクエスト
される書込データは、線路４５を経てタイミング
および制御回路１７によつて書込データ・レジス
タ１９内に可能にされる。線路５０は、チエツ
ク・ビツト発生器２０にこのＭビツトのリクエス
トされる書込データ・ワードを供給する。このチ
エツク・ビツト発生器２０は、SBC／DBDに対
して要求されるパリテイおよびＮ−Ｍコーデイン
グ・ビツトを計算し、これらをＭビツトのリクエ
ストされる書込データ・ワードに附加して、Ｎビ
ツト・ワードを形成する。このＮビツト・ワード
は、線路３６を経て蓄積のためにMEM１４に移
送される。 データ処理システムが、MEM１４に前もつて
蓄積されたデータ・ワードを読取ることを要求す
るならば、それは、線路４２を経てタイミングお
よび制御回路１７にアクセス・リクエストを移送
し、かつ、線路５２を経てＷビツトのリクエスト
されるアドレスをアドレス・レジスタ１８に移送
する。タイミングおよび制御回路１７は、線路３
を経てＷビツトのリクエストされるアドレスをア
ドレス・レジスタ１８内に可能にし、そして、線
路４８を経てMEM１４への参照を開始する。ア
ドレス・レジスタ１８におけるＷビツト・アドレ
スによつて選択されるMEM１４内の蓄積セルの
Ｎビツトの中味は、線路３７を経てメモリ・デー
タ・レジスタMDR１３に移送される。タイミン
グおよび制御回路１７は、線路５４を経てそのＮ
ビツト・ワードをMDR１３内に可能にする。そ
のアクセスされるワードは、線路３４を経て修正
セレクタSEL１２に移送される。同じＮビツト量
が、線路３３を経てSBC／DBD回路１１に移送
される。 Ｎ−Ｍコーテイング・ビツトがエラーが存在し
ないことを示すならば、SBC／DBD回路１１
は、Ｎ−Ｍコーデイング・ビツトを除去し、Ｍビ
ツトのアクセスされるデータ・ワードをインター
フエース・レジスタ（I.F.レジスタ１０）に移送
するのみである。タイミングおよび制御回路１７
は、線路３９を経てＭビツトのアクセスされるデ
ータ・ワードをI.F.レジスタ１０内に可能にす
る。タイミングおよび制御回路１７は、Ｍビツト
のアクセスされるデータ・ワードが線路３０を経
てデータ処理システムに役立つことを線路３８を
経てデータ処理システムに知らせる。 もしＮ−Ｍコーデイング・ビツトがシングル・
ビツト・エラーが存在することを示すならば、
SBC／DBD回路１１は、シングル・ビツト・エ
ラーを修正し、Ｎ−Ｍコーデイング・ビツトを除
去する。それから、Ｍビツトのアクセスされるデ
ータ・ワードは、上述のようにデータ処理システ
ムに対して役立てられる。 第３ａ図は、SBC／DBD回路１１によつてエ
ラーが見出されない読取アクセス動作のタイミン
グを示す。第３ｂ図は、シングル・エラー状態か
ら生じる線路４０および４１への変化を例示す
る。線路４０および４１は、SBC／DBD回路１
１によつて修正可能な状態を制御およびタイミン
グ回路１７に知らせるので、線路３９を経て移送
されるロード（load）インターフエース・レジス
タ信号および線路３８を経て移送されるリクエス
ト・アクノリツジ信号のタイミングは、エラーが
ない場合と同じまゝにとどまる。それゆえ、エラ
ーがないならばおよびエラーが１つならばデー
タ・ワード・アクセスのタイミングは、後者の場
合において、線路４０および４１がシングル・ビ
ツト・エラー状態をタイミングおよび制御回路１
７に知らせることを除き同一である。 エラーがないか又はエラーが１つの状態の下で
SBC／DBDを使用する半導体メモリ・サブシス
テムの動作を詳述する前述の議論は、広く知られ
ている。この材料は、定義によつてのみ提供され
た。しかしながら、SBC／DBD回路１１がダブ
ル・ビツト・エラーを検出するならば、本発明は
使用される。表Ａに示すように、ダブル・ビツ
ト・エラーは、奇数パリテイを有する非零シンド
ローム・メツセージを発生する。第１図を参照す
ると、SBC／DBD回路１１は線路４０および４
１を経てこれらの状態をタイミングおよび制御回
路１７に知らせる。第４図に示すように、非零シ
ンドローム・メツセージは線路４１を経て移送さ
れ、奇数パリテイ状態は線路４０を経て移送され
る。この点において、データ読取アクセスのタイ
ミングは、エラーがないか又はエラーが１つのみ
存在する状態と異なるようになる。線路４１を経
て非零シンドローム・メツセージを及び線路４０
を経て奇数パリテイを知らせる場合、タイミング
および制御回路１７は、線路３９を経てロード・
インターフエース・レジスタ信号を移送するのを
禁止する。第４図に例示するように、この信号
は、SBC／DBD回路１１が線路４０を経て奇数
パリテイおよび線路４０を経て零シンドローム・
メツセージ（エラーがないことを示す）をタイミ
ングおよび制御回路１７に知らせる時間まで禁示
される。 ロード・インターフエース・レジスタ信号が線
路３９から禁止される時間の間、一連のアドバン
ス信号パルスが線路４７を経て伝送される。第４
図参照。これらのアドバンス信号パルスは、線路
４７を経てROMアドレス・レジスタ１５をイン
クリメントするために使用される。第２図のよう
に、ROMアドレス・レジスタ１５は、線路５３
を経てＲビツトのアドレス・ワードをROM１６
に供給する。このアドレス・ワードは、ROM１
６内の２Rセルのうちの１つを独特にアドレスす
る。上述のように、ROMアドレス・レジスタ１
５によつて受取られる各アドバンス信号パルス
は、そこに蓄積されたアドレスを１だけインクリ
メントする。このインクリメンテーシヨンは、
ROMアドレス・レジスタ１５内に蓄積されたア
ドレスに２進１(1)を加えることである。それゆ
え、線路５３を経てROM１６に供給されるアド
レスは、各々の附加的なアドバンス信号パルスに
よつて１だけ増加される。これは、各々の附加的
なアドバンス信号パルスによつてROM１６の次
の引続く蓄積セルをROMアドレス・レジスタ１
５をしてアドレスさせる。ROM１６の各々の引
続きアクセスされる蓄積セルの中味は、線路３５
を経てSEL１２に移送される。ROM１６の各々
の順次アドレスされる蓄積セルは、第２図に示す
ように配置されるＮビツト位置を含む。図示のよ
うに、第１蓄積セルはすべての１を含み、第２蓄
積セルは、最初の２つのビツト位置に零のみを含
み、各々の引続く蓄積セルは、ビツト位置の異な
るコンビネーシヨンにおいて配置される２つの零
のみを含む。それゆえ、ROM１６は、その２R蓄
積セル内のＮビツト・ワードに対して一時に２つ
取られる零のすべてのコンビネーシヨンを含む。 線路３４を経てのMDR１３とSEL１２との間
のインターフエースは、「ダブル・ゲーテツド」
と呼ばれる。ダブル・ゲーテツドは、広く知られ
た技術であり、フリツプ・フロツプの両サイド
が、レジスタ・トウ・レジスタ移送において移送
される。その基本的な利点は、第１レジスタから
第２レジスタにデータをゲートする前に受取レジ
スタの各フリツプ・フロツプを既知状態にセツト
するためにクリア信号が要求されないという点の
スピードである。 アクセスされる読取データ・ワードにおけるビ
ツト位置の各対のコンプリメンテイングは、SEL
１２によつて達成される。第２図のように、
MDR１３からの各ビツト位置は、ROM１６の順
次アクセスされる蓄積セルの中味によつてSEL１
２を通してダブル・ゲートされる。MDR１３の
各ビツト位置に対して、MDR１３の対応フリツ
プ・フロツプの中味および中味は、線路３４を経
てSELに移送され、そして、ROMアドレス・レ
ジスタ１５によつてアドレスされる２R蓄積セル
のうちの１つからのROM１６のその同一ビツト
位置の中味と「アンド」される。もしMDR１３
のフリツプ・フロツプの中味および中味が、
ROMからの１とSEL１２によつてアンドされる
ならば、そのビツト位置の状態、MDR１３と同
じ状態において線路３３を経てSEL１２から
SBC／DBD回路１１に移送される。MDR１３の
フリツプ・フロツプの中味がROM１６からの零
とアンドされるならば、それはMDR１３におけ
るのと反対（すなわち、０→１、１→０）状態に
おいてSEL１２からSBC／DBD回路１１に移送
される。反対状態の移送は、コンプリメンテイン
グと呼ばれる。アドバンス信号パルスはROM１
６の各引続く蓄積セルをしてアドレスされせしめ
るので且つROM１６の２Rセルは、Ｎビツト・ワ
ードにおける一時に２つ取られる零のすべてのコ
ンビネーシヨンを含むので、線路４７を経てタイ
ミングおよび制御回路１７から送られる２Rアド
バンス信号パルスは、MDR１３からSBC／DBD
回路１１に移送されるＮビツト・データ・ワード
の一時に２つ取られるビツト位置のすべてのコン
ビネーシヨンをSEL１２をして順次コンプリメン
トさせる。 それゆえ、SBC／DBD回路１１は、ダブル・
ビツト・エラーを有するアクセスされるデータ・
ワードを最初に受取り、そして、一時に２ビツト
位置を取るコンプリメントされるＮビツト・ワー
ドのすべてのコンビネーシヨンを順次に有する。
第１図参照。SBC／DBD回路１１は、コンプリ
メントされる２ビツトの各コンビネーシヨンを有
するアクセスされるデータ・ワードのパリテイお
よびシンドローム・メツセージを決定し続ける。
実際にエラーにおける２ビツト位置がSEL１２に
よつてコンプリメントされたのと同時に、SBC／
DBD回路１１は、シンドローム・メツセージが
零であり且つパリテイが奇数であることを観察
し、この状態をそれぞれ線路４１および４０を経
てタイミングおよび制御回路１７に知らせる。タ
イミングおよび制御回路１７は、線路３９を経て
ロード・インターフエース・レジスタ信号を送
り、インターフエース・レジスタ１０は、Ｍビツ
ト・ワードとして線路３１を経てアクセスされる
読取データ・ワードを受取る。何故ならばSBC／
DBD回路１１は、Ｎ−Ｍコーデイング・ビツト
を除去したからである。タイミングおよび制御回
路１７は、アクセスされる読取データ・ワード、
線路３８を経てリクエスト・アクノリツジ信号を
伝送することによつて役立つことをデータ処理シ
ステムに知らせる。ROMアドレス・レジスタ１
５を零にリセツトするために、タイミングおよび
制御回路１７は、線路４６を経てクリア信号を伝
送する。これは、ROMアドレス・レジスタ１５
をして線路５３を経てROM１６の蓄積セル零を
アドレスさせる。上述のように、蓄積セル零は、
線路３５を経てSELに移送されるすべての零を含
む。この方法において、MEM１４からアクセス
される次のＮビツト・ワードは、タイミングおよ
び制御回路１７がROMアドレス・レジスタ１５
をインクリメントするために線路４７を経てアド
バンス信号パルスを伝送するような時間まで、ビ
ツトをコンプリメントされないでSEL１２を通し
てMDR１３からSBC／DBD回路１１に移送され
る。 第４図は、SBC／DBD回路１１が２ビツト・
エラーを最初に検出する半導体メモリ・サブシス
テムのタイミングを与える。線路３９を経て移送
されるロード・インターフエース・レジスタ、線
路３８を経て移送されるリクエスト・アクノリツ
ジ信号および線路４６を経て移送されるクリア信
号は、線路４７を経て移送されるアドバンス信号
パルスのサイクル時間の或る倍数だけ遅延される
ことを注意されたい。その倍数は、１とＲの間に
あり、そして、SBC／DBD回路１１がエラーが
もはや存在しないことを決定する前にコンプリメ
ントされねばならない２ビツト位置のコンビネー
シヨンの数に対応する。 この技術によつて、本発明は、半導体メモリ・
サブシステムにおけるダブル・ビツト・エラーを
自動的に修正する。
テムにデータを書込むために、データ処理システ
ムは、リクエスト線路４２を活性化する。それは
また、Ｗビツトのリクエストされるアドレス・ワ
ードを線路５２上に与え、かつ、Ｍビツトのリク
エストされる書込データ・ワードを線路５１に与
える。この半導体メモリ・サブシステムのタイミ
ングおよび制御回路１７は、線路４８を経て
MEM１４へのアクセスを開始する。線路５２を
経て受取られるリクエストされるアドレスは、線
路４３を経てタイミングおよび制御回路１７によ
つてアドレス・レジスタ１８内に可能にされ、そ
して、線路４９を経てＷビツト・アドレス・ワー
ドとしてMEM１４に供給される。線路５１を経
てＭビツト・ワードとして受取られるリクエスト
される書込データは、線路４５を経てタイミング
および制御回路１７によつて書込データ・レジス
タ１９内に可能にされる。線路５０は、チエツ
ク・ビツト発生器２０にこのＭビツトのリクエス
トされる書込データ・ワードを供給する。このチ
エツク・ビツト発生器２０は、SBC／DBDに対
して要求されるパリテイおよびＮ−Ｍコーデイン
グ・ビツトを計算し、これらをＭビツトのリクエ
ストされる書込データ・ワードに附加して、Ｎビ
ツト・ワードを形成する。このＮビツト・ワード
は、線路３６を経て蓄積のためにMEM１４に移
送される。 データ処理システムが、MEM１４に前もつて
蓄積されたデータ・ワードを読取ることを要求す
るならば、それは、線路４２を経てタイミングお
よび制御回路１７にアクセス・リクエストを移送
し、かつ、線路５２を経てＷビツトのリクエスト
されるアドレスをアドレス・レジスタ１８に移送
する。タイミングおよび制御回路１７は、線路３
を経てＷビツトのリクエストされるアドレスをア
ドレス・レジスタ１８内に可能にし、そして、線
路４８を経てMEM１４への参照を開始する。ア
ドレス・レジスタ１８におけるＷビツト・アドレ
スによつて選択されるMEM１４内の蓄積セルの
Ｎビツトの中味は、線路３７を経てメモリ・デー
タ・レジスタMDR１３に移送される。タイミン
グおよび制御回路１７は、線路５４を経てそのＮ
ビツト・ワードをMDR１３内に可能にする。そ
のアクセスされるワードは、線路３４を経て修正
セレクタSEL１２に移送される。同じＮビツト量
が、線路３３を経てSBC／DBD回路１１に移送
される。 Ｎ−Ｍコーテイング・ビツトがエラーが存在し
ないことを示すならば、SBC／DBD回路１１
は、Ｎ−Ｍコーデイング・ビツトを除去し、Ｍビ
ツトのアクセスされるデータ・ワードをインター
フエース・レジスタ（I.F.レジスタ１０）に移送
するのみである。タイミングおよび制御回路１７
は、線路３９を経てＭビツトのアクセスされるデ
ータ・ワードをI.F.レジスタ１０内に可能にす
る。タイミングおよび制御回路１７は、Ｍビツト
のアクセスされるデータ・ワードが線路３０を経
てデータ処理システムに役立つことを線路３８を
経てデータ処理システムに知らせる。 もしＮ−Ｍコーデイング・ビツトがシングル・
ビツト・エラーが存在することを示すならば、
SBC／DBD回路１１は、シングル・ビツト・エ
ラーを修正し、Ｎ−Ｍコーデイング・ビツトを除
去する。それから、Ｍビツトのアクセスされるデ
ータ・ワードは、上述のようにデータ処理システ
ムに対して役立てられる。 第３ａ図は、SBC／DBD回路１１によつてエ
ラーが見出されない読取アクセス動作のタイミン
グを示す。第３ｂ図は、シングル・エラー状態か
ら生じる線路４０および４１への変化を例示す
る。線路４０および４１は、SBC／DBD回路１
１によつて修正可能な状態を制御およびタイミン
グ回路１７に知らせるので、線路３９を経て移送
されるロード（load）インターフエース・レジス
タ信号および線路３８を経て移送されるリクエス
ト・アクノリツジ信号のタイミングは、エラーが
ない場合と同じまゝにとどまる。それゆえ、エラ
ーがないならばおよびエラーが１つならばデー
タ・ワード・アクセスのタイミングは、後者の場
合において、線路４０および４１がシングル・ビ
ツト・エラー状態をタイミングおよび制御回路１
７に知らせることを除き同一である。 エラーがないか又はエラーが１つの状態の下で
SBC／DBDを使用する半導体メモリ・サブシス
テムの動作を詳述する前述の議論は、広く知られ
ている。この材料は、定義によつてのみ提供され
た。しかしながら、SBC／DBD回路１１がダブ
ル・ビツト・エラーを検出するならば、本発明は
使用される。表Ａに示すように、ダブル・ビツ
ト・エラーは、奇数パリテイを有する非零シンド
ローム・メツセージを発生する。第１図を参照す
ると、SBC／DBD回路１１は線路４０および４
１を経てこれらの状態をタイミングおよび制御回
路１７に知らせる。第４図に示すように、非零シ
ンドローム・メツセージは線路４１を経て移送さ
れ、奇数パリテイ状態は線路４０を経て移送され
る。この点において、データ読取アクセスのタイ
ミングは、エラーがないか又はエラーが１つのみ
存在する状態と異なるようになる。線路４１を経
て非零シンドローム・メツセージを及び線路４０
を経て奇数パリテイを知らせる場合、タイミング
および制御回路１７は、線路３９を経てロード・
インターフエース・レジスタ信号を移送するのを
禁止する。第４図に例示するように、この信号
は、SBC／DBD回路１１が線路４０を経て奇数
パリテイおよび線路４０を経て零シンドローム・
メツセージ（エラーがないことを示す）をタイミ
ングおよび制御回路１７に知らせる時間まで禁示
される。 ロード・インターフエース・レジスタ信号が線
路３９から禁止される時間の間、一連のアドバン
ス信号パルスが線路４７を経て伝送される。第４
図参照。これらのアドバンス信号パルスは、線路
４７を経てROMアドレス・レジスタ１５をイン
クリメントするために使用される。第２図のよう
に、ROMアドレス・レジスタ１５は、線路５３
を経てＲビツトのアドレス・ワードをROM１６
に供給する。このアドレス・ワードは、ROM１
６内の２Rセルのうちの１つを独特にアドレスす
る。上述のように、ROMアドレス・レジスタ１
５によつて受取られる各アドバンス信号パルス
は、そこに蓄積されたアドレスを１だけインクリ
メントする。このインクリメンテーシヨンは、
ROMアドレス・レジスタ１５内に蓄積されたア
ドレスに２進１(1)を加えることである。それゆ
え、線路５３を経てROM１６に供給されるアド
レスは、各々の附加的なアドバンス信号パルスに
よつて１だけ増加される。これは、各々の附加的
なアドバンス信号パルスによつてROM１６の次
の引続く蓄積セルをROMアドレス・レジスタ１
５をしてアドレスさせる。ROM１６の各々の引
続きアクセスされる蓄積セルの中味は、線路３５
を経てSEL１２に移送される。ROM１６の各々
の順次アドレスされる蓄積セルは、第２図に示す
ように配置されるＮビツト位置を含む。図示のよ
うに、第１蓄積セルはすべての１を含み、第２蓄
積セルは、最初の２つのビツト位置に零のみを含
み、各々の引続く蓄積セルは、ビツト位置の異な
るコンビネーシヨンにおいて配置される２つの零
のみを含む。それゆえ、ROM１６は、その２R蓄
積セル内のＮビツト・ワードに対して一時に２つ
取られる零のすべてのコンビネーシヨンを含む。 線路３４を経てのMDR１３とSEL１２との間
のインターフエースは、「ダブル・ゲーテツド」
と呼ばれる。ダブル・ゲーテツドは、広く知られ
た技術であり、フリツプ・フロツプの両サイド
が、レジスタ・トウ・レジスタ移送において移送
される。その基本的な利点は、第１レジスタから
第２レジスタにデータをゲートする前に受取レジ
スタの各フリツプ・フロツプを既知状態にセツト
するためにクリア信号が要求されないという点の
スピードである。 アクセスされる読取データ・ワードにおけるビ
ツト位置の各対のコンプリメンテイングは、SEL
１２によつて達成される。第２図のように、
MDR１３からの各ビツト位置は、ROM１６の順
次アクセスされる蓄積セルの中味によつてSEL１
２を通してダブル・ゲートされる。MDR１３の
各ビツト位置に対して、MDR１３の対応フリツ
プ・フロツプの中味および中味は、線路３４を経
てSELに移送され、そして、ROMアドレス・レ
ジスタ１５によつてアドレスされる２R蓄積セル
のうちの１つからのROM１６のその同一ビツト
位置の中味と「アンド」される。もしMDR１３
のフリツプ・フロツプの中味および中味が、
ROMからの１とSEL１２によつてアンドされる
ならば、そのビツト位置の状態、MDR１３と同
じ状態において線路３３を経てSEL１２から
SBC／DBD回路１１に移送される。MDR１３の
フリツプ・フロツプの中味がROM１６からの零
とアンドされるならば、それはMDR１３におけ
るのと反対（すなわち、０→１、１→０）状態に
おいてSEL１２からSBC／DBD回路１１に移送
される。反対状態の移送は、コンプリメンテイン
グと呼ばれる。アドバンス信号パルスはROM１
６の各引続く蓄積セルをしてアドレスされせしめ
るので且つROM１６の２Rセルは、Ｎビツト・ワ
ードにおける一時に２つ取られる零のすべてのコ
ンビネーシヨンを含むので、線路４７を経てタイ
ミングおよび制御回路１７から送られる２Rアド
バンス信号パルスは、MDR１３からSBC／DBD
回路１１に移送されるＮビツト・データ・ワード
の一時に２つ取られるビツト位置のすべてのコン
ビネーシヨンをSEL１２をして順次コンプリメン
トさせる。 それゆえ、SBC／DBD回路１１は、ダブル・
ビツト・エラーを有するアクセスされるデータ・
ワードを最初に受取り、そして、一時に２ビツト
位置を取るコンプリメントされるＮビツト・ワー
ドのすべてのコンビネーシヨンを順次に有する。
第１図参照。SBC／DBD回路１１は、コンプリ
メントされる２ビツトの各コンビネーシヨンを有
するアクセスされるデータ・ワードのパリテイお
よびシンドローム・メツセージを決定し続ける。
実際にエラーにおける２ビツト位置がSEL１２に
よつてコンプリメントされたのと同時に、SBC／
DBD回路１１は、シンドローム・メツセージが
零であり且つパリテイが奇数であることを観察
し、この状態をそれぞれ線路４１および４０を経
てタイミングおよび制御回路１７に知らせる。タ
イミングおよび制御回路１７は、線路３９を経て
ロード・インターフエース・レジスタ信号を送
り、インターフエース・レジスタ１０は、Ｍビツ
ト・ワードとして線路３１を経てアクセスされる
読取データ・ワードを受取る。何故ならばSBC／
DBD回路１１は、Ｎ−Ｍコーデイング・ビツト
を除去したからである。タイミングおよび制御回
路１７は、アクセスされる読取データ・ワード、
線路３８を経てリクエスト・アクノリツジ信号を
伝送することによつて役立つことをデータ処理シ
ステムに知らせる。ROMアドレス・レジスタ１
５を零にリセツトするために、タイミングおよび
制御回路１７は、線路４６を経てクリア信号を伝
送する。これは、ROMアドレス・レジスタ１５
をして線路５３を経てROM１６の蓄積セル零を
アドレスさせる。上述のように、蓄積セル零は、
線路３５を経てSELに移送されるすべての零を含
む。この方法において、MEM１４からアクセス
される次のＮビツト・ワードは、タイミングおよ
び制御回路１７がROMアドレス・レジスタ１５
をインクリメントするために線路４７を経てアド
バンス信号パルスを伝送するような時間まで、ビ
ツトをコンプリメントされないでSEL１２を通し
てMDR１３からSBC／DBD回路１１に移送され
る。 第４図は、SBC／DBD回路１１が２ビツト・
エラーを最初に検出する半導体メモリ・サブシス
テムのタイミングを与える。線路３９を経て移送
されるロード・インターフエース・レジスタ、線
路３８を経て移送されるリクエスト・アクノリツ
ジ信号および線路４６を経て移送されるクリア信
号は、線路４７を経て移送されるアドバンス信号
パルスのサイクル時間の或る倍数だけ遅延される
ことを注意されたい。その倍数は、１とＲの間に
あり、そして、SBC／DBD回路１１がエラーが
もはや存在しないことを決定する前にコンプリメ
ントされねばならない２ビツト位置のコンビネー
シヨンの数に対応する。 この技術によつて、本発明は、半導体メモリ・
サブシステムにおけるダブル・ビツト・エラーを
自動的に修正する。
第１図は改良された半導体メモリ・サブシステ
ムを例示し、第２図は本発明の詳細図、第３ａ図
はエラーが検出されない時の改良された半導体メ
モリ・サブシステムにおけるデータ・ワード・ア
クセス・サイクルのタイミング・シーケンスを示
し、第３ｂ図はシングル・ビツト・エラーの結果
として線路４０および４１における信号の変化を
示し、第４図はダブル・ビツト・エラーが修正さ
れる時の改良された半導体メモリ・サブシステム
におけるデータ・ワード・アクセス・サイクルの
タイミング・シーケンスを示す。 符号の説明、１０：インターフエース・レジス
タ（I.F.レジスタ）、１１：SBC／DBD回路、１
２：修正セレクタ（SEL）、１３：メモリ・デー
タ・レジスタ（MDR）、１４：MEM、１５：
ROMアドレス・レジスタ、１６：メモリROM、
１７：タイミング及び制御回路、１８：アドレ
ス・レジスタ、１９：書込・レジスタ、２０：チ
エツク・ビツト発生器、３０，３１，３３，３
４，３５，３６，３７，３８，３９，４０，４
１：線路、４２：リクエスト線路、４３，４５，
４６，４７，４８，４９，５０，５１，５２，５
３，５４：線路。
ムを例示し、第２図は本発明の詳細図、第３ａ図
はエラーが検出されない時の改良された半導体メ
モリ・サブシステムにおけるデータ・ワード・ア
クセス・サイクルのタイミング・シーケンスを示
し、第３ｂ図はシングル・ビツト・エラーの結果
として線路４０および４１における信号の変化を
示し、第４図はダブル・ビツト・エラーが修正さ
れる時の改良された半導体メモリ・サブシステム
におけるデータ・ワード・アクセス・サイクルの
タイミング・シーケンスを示す。 符号の説明、１０：インターフエース・レジス
タ（I.F.レジスタ）、１１：SBC／DBD回路、１
２：修正セレクタ（SEL）、１３：メモリ・デー
タ・レジスタ（MDR）、１４：MEM、１５：
ROMアドレス・レジスタ、１６：メモリROM、
１７：タイミング及び制御回路、１８：アドレ
ス・レジスタ、１９：書込・レジスタ、２０：チ
エツク・ビツト発生器、３０，３１，３３，３
４，３５，３６，３７，３８，３９，４０，４
１：線路、４２：リクエスト線路、４３，４５，
４６，４７，４８，４９，５０，５１，５２，５
３，５４：線路。
Claims (1)
- 【特許請求の範囲】 １ Ｍ個のデータビツトに対してＮ−Ｍ個のコー
デイングビツトを必要とする単一ビツト誤り訂
正／二重ビツト誤り検出回路SBC／DBDと、複
数のアドレス指定可能な位置を有するメモリ蓄積
バンクとが設けられており、その際それぞれのア
ドレス指定可能な位置は、Ｍビツトのデータワー
ドとＮ−Ｍビツトのコーデイングビツトとから成
るＮビツトワードを記憶でき、リクエストがあつ
た場合Ｍビツトデータワードのうち１つにアクセ
スでき、かつこのアクセスされたＭビツトデータ
ワードをリクエストした装置に転送する、半導体
メモリサブシステムにおける二重ビツト誤りを訂
正する方法において、 アクセスされたＭビツトデータワードを含むＮ
ビツトワード内において二重ビツト誤りの存在を
検出し、 Ｎビツトワードが二重ビツト誤りを含んでいた
場合、アクセスされたＭビツトデータワードのリ
クエストした装置への転送を禁止し、 Ｎビツトワードのビツト位置のうち２つを反転
し、それにより変形Ｎビツトワードを形成し、 変形Ｎビツトワードに二重ビツト誤りがないか
どうかテストし、 テストにより二重ビツト誤りがないことがわか
つた場合、およびその場合にだけ、アクセスされ
た変形Ｍビツトデータワードをリクエストした装
置へ転送可能にし、 誤りがあつた場合、Ｎビツトワードのビツト位
置のうち別の組み合わせの２つを反転し、それに
より別の変形Ｎビツトワードを形成し、 別の変形Ｎビツトワードに二重ビツト誤りがな
いかどうかテストし、 テストにより二重ビツト誤りがないことがわか
つた場合、およびその場合にだけ、アクセスされ
た別の変形Ｍビツトデータワードをリクエストし
た装置へ転送可能にし、 アクセスされた別の変形Ｍビツトデータワード
がリクエストした装置に転送されるまで、最後の
３つのステツプを順に繰り返すことを特徴とす
る、半導体メモリサブシステムにおける二重ビツ
ト誤りを訂正する方法。 ２ Ｎビツトワードのビツト位置のうち種々の組
み合わせの２つを反転するため、 読み取り専用メモリ（ROM）内にＮビツトワ
ードの異なつたすべての組み合わせの２ビツトを
表す２進符号を記憶し、 読み取り専用メモリからＮビツトワードの種々
の組み合わせの２ビツト位置のうちの１つを表す
２進符号を選択し、 アクセスされたＭビツトデータワードを含むＮ
ビツトワードの種々の組み合わせの２ビツト位置
のうちの１つを表す２進符号に応じて、Ｎビツト
ワードの２つのビツト位置を反転する、特許請求
の範囲第１項記載の方法。 ３ 単一ビツト誤り訂正／二重ビツト誤り検出回
路SBC／DBDと、Ｎビツトデータワードの複数
のアドレス指定可能な位置を有するメモリ蓄積バ
ンクとが設けられており、その際それぞれのアド
レス指定可能な位置は、リクエストがあつた場合
データワードにアクセスでき、かつこのアクセス
されたデータワードをリクエストした装置に転送
する、半導体メモリサブシステムにおける二重ビ
ツト誤りを訂正する装置において、 メモリ蓄積バンクと単一ビツト誤り訂正／二重
ビツト誤り検出回路と反転手段とに接続されてお
り、アクセスされたデータワードに二重ビツト誤
りが含まれていた場合、アクセスされたデータワ
ードをリクエストした装置に転送することを禁止
する禁止手段、 メモリ蓄積バンクと単一ビツト誤り訂正／二重
ビツト誤り検出回路とに接続されており、最終的
にアクセスされた適切な変形データワードを形成
するまで、二重ビツト誤りを含むＮビツトワード
の異なつたすべての組み合わせの２ビツト位置を
順に反転する反転手段、および メモリ蓄積バンクと単一ビツト誤り訂正／二重
ビツト誤り検出回路と反転手段とに接続されてお
り、二重ビツト誤りを生じた２つのビツト位置が
反転手段によつて反転されたアクセスされた１つ
の適切な変形データワードをリクエストした装置
に転送できるようにするエネーブル手段が設けら
れていることを特徴とする、半導体メモリサブシ
ステムにおける二重ビツト誤りを訂正する装置。 ４ 反転手段において、 メモリ蓄積バンクと単一ビツト誤り訂正／二重
ビツト誤り検出回路とに接続されており、メモリ
蓄積バンクから単一ビツト誤り訂正／二重ビツト
誤り検出回路に転送されるアクセスされたデータ
ワードの所定のビツト位置を選択的に反転するセ
レクタ手段、 セレクタ手段に接続されており、かつアクセス
されたデータワード内の２ビツト位置の異なつた
すべての組み合わせを含み、アクセスされたデー
タワードのどのビツト位置をセレクタ手段によつ
て反転すべきかを決める読み取り専用メモリ、 読み取り専用メモリに接続されており、この読
み取り専用メモリ内に含まれたアクセスされたデ
ータワード内の２ビツト位置の異なつたすべての
組み合わせのうちの１つのアドレスを指定する読
み取り専用メモリアドレス指定手段、および 単一ビツト誤り訂正／二重ビツト誤り検出回路
と読み取り専用メモリアドレス指定手段とに接続
されており、単一ビツト誤り訂正／二重ビツト誤
り検出回路によつて二重ビツト誤りの訂正された
ことが示されるまで、読み取り専用メモリアドレ
ス指定手段を進めるタイミングおよび制御手段が
設けられている、特許請求の範囲第３項記載の装
置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/871,048 US4163147A (en) | 1978-01-20 | 1978-01-20 | Double bit error correction using double bit complementing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54110741A JPS54110741A (en) | 1979-08-30 |
| JPS6221144B2 true JPS6221144B2 (ja) | 1987-05-11 |
Family
ID=25356611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP550279A Granted JPS54110741A (en) | 1978-01-20 | 1979-01-18 | Double bit error correction using double bit complementing |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4163147A (ja) |
| JP (1) | JPS54110741A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4251863A (en) * | 1979-03-15 | 1981-02-17 | Sperry Corporation | Apparatus for correction of memory errors |
| US4319357A (en) * | 1979-12-14 | 1982-03-09 | International Business Machines Corp. | Double error correction using single error correcting code |
| US4608687A (en) * | 1983-09-13 | 1986-08-26 | International Business Machines Corporation | Bit steering apparatus and method for correcting errors in stored data, storing the address of the corrected data and using the address to maintain a correct data condition |
| US4604751A (en) * | 1984-06-29 | 1986-08-05 | International Business Machines Corporation | Error logging memory system for avoiding miscorrection of triple errors |
| US5173905A (en) * | 1990-03-29 | 1992-12-22 | Micron Technology, Inc. | Parity and error correction coding on integrated circuit addresses |
| WO1992012483A1 (en) * | 1991-01-08 | 1992-07-23 | The Dsp Group, Inc. | Data reception technique |
| US5426652A (en) * | 1991-01-08 | 1995-06-20 | The Dsp Group Inc. | Data reception technique |
| US5533035A (en) * | 1993-06-16 | 1996-07-02 | Hal Computer Systems, Inc. | Error detection and correction method and apparatus |
| US5701313A (en) * | 1995-02-24 | 1997-12-23 | Unisys Corporation | Method and apparatus for removing soft errors from a memory |
| US5666371A (en) * | 1995-02-24 | 1997-09-09 | Unisys Corporation | Method and apparatus for detecting errors in a system that employs multi-bit wide memory elements |
| US5511164A (en) * | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
| US5596716A (en) * | 1995-03-01 | 1997-01-21 | Unisys Corporation | Method and apparatus for indicating the severity of a fault within a computer system |
| US7073099B1 (en) | 2002-05-30 | 2006-07-04 | Marvell International Ltd. | Method and apparatus for improving memory operation and yield |
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1979
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Also Published As
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