JPS62211687A - 表示制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 フレームメモリを持つ表示装置の表示制御回路であって
、フレームメモリに画素（ドツト）単位に書き込まれて
いるイメージ情報等の表示内容を。

ビット単位にシフトしながら読み取れるように構成する
ことにより、スクロール表示が円滑かつ高速にできるよ
うにした。

〔産業上の利用分野〕

本発明は、フレームメモリを持つラスタ走査方式の表示
装置に設けられる表示制御回路に関するものである。

表示制御の一般的な方式として、コードリフレッシュ方
式・ビットマツプ方式などがある。

これらのうちビットマツプ方式は９表示内容を画素毎に
ビットに対応させて記憶するフレームメモリ　（ビット
マツプメモリともいう）を持ち、これをラスタ走査によ
って逐次読み出して表示面に表示するものである。

この方式は任意の位置に任意の情報を表示することが可
能であり３文字情報のみならず１図形・イメージ情報等
を表示する場合に適している。

また１通常、フレームメモリの記憶容量を表示面の表示
面積に比べて非常に大きくするとともに。

スクロール表示機能を設けることによって、たとえば８
３版程度の大きな図形をフレームメモリに記憶し、これ
を８５版相当の表示面によって読めるようにしている。

この際、スクロールが円滑かつ高速に行われることが望
ましい。

〔従来の技術〕

フレームメモリを持つラスタ走査方式の表示装置（第３
図参照）においては１図形・イメージ情報等の表示内容
を画素を単位としてフレームメモリ３に書き込み、これ
を表示制御部４が順次読み出し８表示用の同期信号に同
期させて表示部５に渡すことによって表示をおこなう。

フレームメモリ３に対するデータの書込みは。

通常、中央処理装置（ＣＰＵ）の制御を受けておこない
、一般にバイトまたはワードを単位として複数ビットを
同時に書き込む。

また表示の際には２表示制御部４は、フレームメモリ３
の記憶内容をバイトまたはワードを単位として複数ビ・
ノドを同時に読み取り、これをビットシリアルに変換し
て表示部５に送る。

〔発明が解決しようとする問題点〕

フレームメモリ３に記憶しているイメージ情報の横方向
の幅がＬバイト（８Ｌドツト）長、また表示部５の表示
領域の横方向の幅が！パイ）（８１ドツト）長であると
し、フレームメモリ３に記憶するイメージ情報を、横方
向に連続スクロール表示するということは、イメージ情
報中の横方向の１ドツトラインのデータに注目した場合
（第４図参照）、これを１．２．３．・・・のように、
シフトしながら読み取って出力することである。

しかし、前記のように、フレームメモリ３における記憶
内容の読取り単位はバイトまたはワードであるから、　
１．２．３．・・・の間のシフト量はバイトまたはワー
ド単位にならざるを得ない。

したがワて２表示面上での画素密度をｌｌ１ｌｌ＋当た
り例えば４ドツトとすると、スクロールは２麟−または
４ｍｍ毎の階段的な動きになるという問題点がある。

これを避けるため、フレームメモリ３に記憶するイメー
ジ情報を１ビツトずつシフトして書き替えたのち表示す
るという方法がある。しかし、この方法ではフレームメ
モリ３の書き替えに長時間を要するため、スクロールの
速度が遅くなるという問題点がある。

すなわち１本発明の目的は１円滑かつ高速なスクロール
ができるようにすることにある。

〔問題点を解決するための手段〕

本発明による表示制御回路は、第１図の原理図に示すよ
うに、フレームメモリに記憶する表示内容を、所定長た
とえば１バイトあるいは１ワードずつ読み取ってバッフ
ァ１に一時格納するとともに、バッファ１の記憶内容を
、読取り制御回路２によって、設定された読取り開始ビ
ットアドレスからビット単位に循環的に読み取って出力
するように構成したものである。

〔作用〕

すなわち１本発明の表示制御回路では、バッファｌの読
取り開始ビットアドレスを設定することによって、フレ
ームメモリに記憶するイメージ情報をバイトあるいはワ
ードの切れ目ではなく、任意のビットから読み取れるよ
うにしており、その結果、フレームメモリの記憶内容を
書き替えることなく画素単位の円滑なスクロールをおこ
なうことができる。

〔実施例〕

第２図は本発明の一実施例の構成図であり、読取り制御
回路２は、バッファ１の各ビットアドレスを、設定され
た読取り開始ビットアドレスからビット単位に循環的に
指定するアドレス指定部２１と、バッファ１の記憶内容
のうち、アドレス指定部２１によって指定されたビット
アドレスの記憶内容を選択して出力する第一のマルチプ
レクサ（ＭＰＸ）２２とによって構成し、更に、アドレ
ス指定部２１は、第一のレジスタ２３と第二の選択回路
２４と第二のレジスタ２５と＋１回路２６とによって構
成している。

表示部５に表示すべきフレームメモリ３上の表示領域を
指定すると、上位装置（図示省略）の制御によって、そ
の先頭バイトのアドレスが第三の選択回路６を介して第
三のレジスタ７にセットされ、その内容は、１走査線ぶ
んの表示が終わるまで、第二のレジスタ２５の内容のラ
ップアラウンドの際に第四の選択回路９と加算器１０と
によって１ずつ加算され、１走査線ぶんの表示が終わる
と。

予め第四のレジスタ８にセットされているオフセット値
（各走査線の最終バイトのアドレスと次の走査線の先頭
バイトのアドレスとの間の差）が。

第四の選択回路９と加算器１０とによって第三のレジス
タ７の記憶内容に加算され、第三のレジスタ７の記憶内
容はフレームメモリ３のバイトアドレスを指定する。

一方、第三のレジスタ７に対し表示内容の先頭のバイト
のアドレスをセットする際、同時に、その先頭のバイト
内でのビット単位の表示開始アドレスが第一のレジスタ
２３にセントされ、最初に第一のレジスタ２３の内容が
第二の選択回路２４によって選択されて第二のレジスタ
２５にセットされ、以後９選択回路２４は＋１回路２６
の出力を選択し、第二のレジスタ２５の内容は、＋１回
路２６によってドツト単位の表示同期信号（図示省略）
に同期して増大し、ラップアラウンドしながら第一の選
択回路２２の入力を順序に選択する。

このようにして、フレームメモリ３の記憶内容が、指定
された表示領域の先頭バイト中の表示開始ビットアドレ
スからビット毎に読み出されて表示部５に出力され、第
三のレジスタ７の内容が予め第五のレジスタ１１にセッ
トした表示内容の最終のバイトアドレスに達し、且つ第
二のレジスタ２５の内容が第一のレジスタ２３の内容に
達したとき１画面の表示が終了する。

１画面の表示の終了は第一の一致回路工２と第二の一致
回路１３とＡＮＤ回路１４とによって検出され。

検出信号が上位装置に送られる。

したがって、第三のレジスタ７・第四のレジスタ８・第
五のレジスタ１１・および第一のレジスタ２３の内容を
、上位装置の制御によって、　ＡＮＤ回路１４の検出信
号に同期して更新させることにより。

フレームメモリ３の記憶内容の中の所望領域を画素（ビ
ット）単位にスクロール表示することができる。

〔発明の効果〕

以上説明したように２本発明による表示制御回路では、
フレームメモリの記憶内容を書き替えることなく、所望
の領域をビット単位に指定して表示することがζ＼、し
たがって円滑かつ高速なスクロール表示ができる。

【図面の簡単な説明】

第１図は本発明の原理図。 第２図は実施例の構成図。 第３図は従来例の説明図。 第４図は問題点の説明図を示す。 図中。 １はバッファ、　　　　　２は読取り制御回路。 第１図　　　　　　第３図

Claims (2)

【特許請求の範囲】
1. （１）、フレームメモリに記憶する表示データを読み取
   りラスタ走査によって表示する方式の表示装置に設けら
   れる表示制御回路であって、 フレームメモリから読み取った所定長のデータを一時格
   納するバッファ（１）と バッファ（１）の記憶内容を設定された読取り開始ビッ
   トアドレスからビット単位に循環的に読み取って出力す
   る読取り制御回路（２）とを備えることを特徴とする表
   示制御回路。
2. （２）、読取り制御回路（２）はバッファ（１）の各ビ
   ットアドレスを前記読取り開始ビットアドレスからビッ
   ト単位に循環的に指定するアドレス指定部（２１）と、 バッファ（１）の前記指定されたビットアドレスの記憶
   内容を選択して出力するマルチプレクサ（２２）とを備
   えるものであることを特徴とする特許請求の範囲第（１
   ）項記載の表示制御回路。