JPH02309652A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02309652A JPH02309652A JP1130828A JP13082889A JPH02309652A JP H02309652 A JPH02309652 A JP H02309652A JP 1130828 A JP1130828 A JP 1130828A JP 13082889 A JP13082889 A JP 13082889A JP H02309652 A JPH02309652 A JP H02309652A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（九 半導体装置 及びそれらを多数同一基板上
に集積した集積回路装置の製造方法に関するものであム 従来の技術 従来 半導体装置の製造における素子分離領域の形成方
法として、素子分離領域となるべき部分をエツチングし
て溝を形成した徽 溝内を酸化し溝内に多結晶シリコン
膜を埋め込み素子分離領域を形成するという方法があａ
その従来技術の一例を第４図により説明すも 半導体基板（Ｓｉ）１の一主面上へ シリコン酸化膜（
ＳｉＯ＊）２．シリコン窒化膜（ＳｉｓＮＪ３、ＰＳＧ
Ｓ複膜形成した免 レジストをマスクにしてＰＳＧＳ複
膜エツチングを行賎 レジストを除去ｉ ＰＳＧＳ複
膜マスクとして、分離溝５を形成する（第４図（ａ））
。
に集積した集積回路装置の製造方法に関するものであム 従来の技術 従来 半導体装置の製造における素子分離領域の形成方
法として、素子分離領域となるべき部分をエツチングし
て溝を形成した徽 溝内を酸化し溝内に多結晶シリコン
膜を埋め込み素子分離領域を形成するという方法があａ
その従来技術の一例を第４図により説明すも 半導体基板（Ｓｉ）１の一主面上へ シリコン酸化膜（
ＳｉＯ＊）２．シリコン窒化膜（ＳｉｓＮＪ３、ＰＳＧ
Ｓ複膜形成した免 レジストをマスクにしてＰＳＧＳ複
膜エツチングを行賎 レジストを除去ｉ ＰＳＧＳ複
膜マスクとして、分離溝５を形成する（第４図（ａ））
。
ＰＳＧＳ複膜除去後、表面を酸化して酸化膜６を形成す
も その後、不純物イオンを注入し 基板凹部の底部に
チャネルストッパ７を形成した徽多結晶シリコン膜８を
堆積する（第４図（ｂ））。
も その後、不純物イオンを注入し 基板凹部の底部に
チャネルストッパ７を形成した徽多結晶シリコン膜８を
堆積する（第４図（ｂ））。
その後ドライエツチングにより、基板凹部以外に堆積さ
れた多結晶シリコン膜８を除去し 基板凹部のみく 多
結晶シリコン膜８を埋め込む（第４図（Ｃ））。
れた多結晶シリコン膜８を除去し 基板凹部のみく 多
結晶シリコン膜８を埋め込む（第４図（Ｃ））。
その比 多結晶シリコン膜８の表面を酸化してＣａｐ酸
化膜ｌＯを形成ヒ 素子分離領域を完成する（第４図（
ｄ））。
化膜ｌＯを形成ヒ 素子分離領域を完成する（第４図（
ｄ））。
発明が解決しようとする課題
従来技術において（友 多結晶シリコンＩｔ！！！８の
ドライエツチングの際へ 凹部以外の多結晶シリコン膜
８が残り少なくなって行くと、ローディング効果によっ
て分離溝５の部分の多結晶シリコン膜８のエツチングレ
ートが急激に大きくなり、分離溝５の部分で（友 多結
晶シリコンが過度にエツチングされ段差が形成され翫
さらく この段差は後のＣａｐ酸化によっても回復しな
い（第４図（ｃ）、 （ｄ）参照）。
ドライエツチングの際へ 凹部以外の多結晶シリコン膜
８が残り少なくなって行くと、ローディング効果によっ
て分離溝５の部分の多結晶シリコン膜８のエツチングレ
ートが急激に大きくなり、分離溝５の部分で（友 多結
晶シリコンが過度にエツチングされ段差が形成され翫
さらく この段差は後のＣａｐ酸化によっても回復しな
い（第４図（ｃ）、 （ｄ）参照）。
従って、この段差のためｔ、、ＡＩ配線の断電あるいは
ＡＩエツチングの際のＡｌ残りによる短絡という事態が
発生ｕ 問題となってい九本発明ζ上 上述の問題点に
鑑みて試されたちの弘 凹部内に多結晶シリコンを埋め
込む際鳳 段差を生じることなく、凹部内に多結晶シリ
コンを埋め込へ 平坦化を可能とする半導体装置の製造
方法を提供することを目的とすも 課題を解決するための手段 本発明（上 上述の課題を解決するたべ 半導体基板の
一主面上に凹部が形成された半導体装置において、前記
半導体基板上へ 少なくとも前記凹部の幅の１７２以上
の膜厚の半導体簿膜を堆積する工程と、前記凹部内以外
の前記基板の一主面上にある前記半導体薄膜力（少なく
とも残らないように前記半導体薄膜を酸化する工程とを
有し 凹部内を前記半導体薄膜で平坦に埋め込むという
構成を備えたものであ４ 作用 本発明（友 上述の構成によって、半導体薄膜を凹部内
に埋め込む際！ζ 少なくとも凹部の幅のｌ／２以上の
膜厚の半導体薄膜を堆積することにより、凹部内を半導
体薄膜で完全に埋め込むことができ、その表面も平坦に
することができム さらく 段差の主原因であるドライ
エツチングによるローディング効果が起こらないようく
レートを自由に制御でき、かつレートの安定な酸化を
用いることで、凹部内とそれ以外の半導体薄膜の膜厚差
を利゛ 用して、凹部内以外の除去したい部分の半導体
薄膜のみを酸化膜に変えることができ、半導体薄膜を堆
積したときの平坦性を損なわず番ζ 半導体薄膜を凹部
内に埋め込むことが可能とな翫実施例 （実施例１） 第１図（友 本発明の第１の実施例における半導体装置
の製造方法を示す工程断面図であム 第１の実施例を図
に沿って詳細の説明を行う。
ＡＩエツチングの際のＡｌ残りによる短絡という事態が
発生ｕ 問題となってい九本発明ζ上 上述の問題点に
鑑みて試されたちの弘 凹部内に多結晶シリコンを埋め
込む際鳳 段差を生じることなく、凹部内に多結晶シリ
コンを埋め込へ 平坦化を可能とする半導体装置の製造
方法を提供することを目的とすも 課題を解決するための手段 本発明（上 上述の課題を解決するたべ 半導体基板の
一主面上に凹部が形成された半導体装置において、前記
半導体基板上へ 少なくとも前記凹部の幅の１７２以上
の膜厚の半導体簿膜を堆積する工程と、前記凹部内以外
の前記基板の一主面上にある前記半導体薄膜力（少なく
とも残らないように前記半導体薄膜を酸化する工程とを
有し 凹部内を前記半導体薄膜で平坦に埋め込むという
構成を備えたものであ４ 作用 本発明（友 上述の構成によって、半導体薄膜を凹部内
に埋め込む際！ζ 少なくとも凹部の幅のｌ／２以上の
膜厚の半導体薄膜を堆積することにより、凹部内を半導
体薄膜で完全に埋め込むことができ、その表面も平坦に
することができム さらく 段差の主原因であるドライ
エツチングによるローディング効果が起こらないようく
レートを自由に制御でき、かつレートの安定な酸化を
用いることで、凹部内とそれ以外の半導体薄膜の膜厚差
を利゛ 用して、凹部内以外の除去したい部分の半導体
薄膜のみを酸化膜に変えることができ、半導体薄膜を堆
積したときの平坦性を損なわず番ζ 半導体薄膜を凹部
内に埋め込むことが可能とな翫実施例 （実施例１） 第１図（友 本発明の第１の実施例における半導体装置
の製造方法を示す工程断面図であム 第１の実施例を図
に沿って詳細の説明を行う。
（ａ）半導体基板１上番ζ 酸化膜２を形成ヒ その上
に５ｉｔＮ４３を堆積したａ ＰＳＧ膜４を堆積ずａ
この抵 ホトレジストをマスクに２８０Ｍ４をドライ
エッチしレジストを除去した後、ＰＳＧ膜４をマスクに
５ｉｓＮａ膜３、酸化［２、半導体基板ｌをエツチング
し 素子分離溝５を形成すも （ｂ）ＰＳＧ膜４を除去後、溝底部と側面部を酸化して
酸化膜６を形成した後、分離溝底部に高濃度のボロンの
イオン注入を行（＼ 溝５底部にチャネルストッパ領域
７を形成すも その徽 多結晶シリコン膜８を分離溝５
の幅の１／２以上の膜厚だけ堆積すも （Ｃ） ドライエッチあるい（よ ウェットエッチに
よって、多結晶シリコン膜８を基板の全面に残るように
所望の厚さだけエツチングした後、多結晶シリコン膜８
を分離溝５内以外に残らないように酸化を行い酸化膜１
０を形成する。・ な叔 酸化膜１０６表 そのまま分離溝のＣａｐ膜とし
てもよい力（酸化１ｉ！ｊｌＯを除去ａｃａｐ膜として
絶縁膜を形成してもよ（℃ また 半導体基板ｌと逆方向導電型のエピタキシャル層
を半導体基板１上に形成してから第１図（ａ）の工程へ
続くことも当然可能であａま？、：、（Ｃ）において、
多結晶シリコンをエツチングせずに直接酸化することも
可能であ４以上のように本実施例によって形成した分離
部分を利用して、分離に囲まれた部分にデバイスを形成
すると、分離溝の部分に段差がないので、金属配線の断
電 短絡などが発生することがな（−（実施例２） 第２図１上 本発明の第２の実施例における半導体装置
の製造方法を示す工程断面図であａ 第２の実施例を図
に沿って詳細の説明を行う。
に５ｉｔＮ４３を堆積したａ ＰＳＧ膜４を堆積ずａ
この抵 ホトレジストをマスクに２８０Ｍ４をドライ
エッチしレジストを除去した後、ＰＳＧ膜４をマスクに
５ｉｓＮａ膜３、酸化［２、半導体基板ｌをエツチング
し 素子分離溝５を形成すも （ｂ）ＰＳＧ膜４を除去後、溝底部と側面部を酸化して
酸化膜６を形成した後、分離溝底部に高濃度のボロンの
イオン注入を行（＼ 溝５底部にチャネルストッパ領域
７を形成すも その徽 多結晶シリコン膜８を分離溝５
の幅の１／２以上の膜厚だけ堆積すも （Ｃ） ドライエッチあるい（よ ウェットエッチに
よって、多結晶シリコン膜８を基板の全面に残るように
所望の厚さだけエツチングした後、多結晶シリコン膜８
を分離溝５内以外に残らないように酸化を行い酸化膜１
０を形成する。・ な叔 酸化膜１０６表 そのまま分離溝のＣａｐ膜とし
てもよい力（酸化１ｉ！ｊｌＯを除去ａｃａｐ膜として
絶縁膜を形成してもよ（℃ また 半導体基板ｌと逆方向導電型のエピタキシャル層
を半導体基板１上に形成してから第１図（ａ）の工程へ
続くことも当然可能であａま？、：、（Ｃ）において、
多結晶シリコンをエツチングせずに直接酸化することも
可能であ４以上のように本実施例によって形成した分離
部分を利用して、分離に囲まれた部分にデバイスを形成
すると、分離溝の部分に段差がないので、金属配線の断
電 短絡などが発生することがな（−（実施例２） 第２図１上 本発明の第２の実施例における半導体装置
の製造方法を示す工程断面図であａ 第２の実施例を図
に沿って詳細の説明を行う。
（ａ）半導体基板ｌ上に酸化膜２１、窒化膜２３を形成
した抵 ホトレジストをマスクとして半導体基板ｌとコ
ンタクトを取りたい部分（拡散層２２）にコンタクトホ
ールをエツチングによって形成しレジストを除去す翫 （ｂ）多結晶シリコン膜２４をコンタクトホール幅の１
７２以上の膜厚だけ堆積し 多結晶シリコン膜２４に不
純物をイオン注入等によって導入した喪 熱処理を行う
。
した抵 ホトレジストをマスクとして半導体基板ｌとコ
ンタクトを取りたい部分（拡散層２２）にコンタクトホ
ールをエツチングによって形成しレジストを除去す翫 （ｂ）多結晶シリコン膜２４をコンタクトホール幅の１
７２以上の膜厚だけ堆積し 多結晶シリコン膜２４に不
純物をイオン注入等によって導入した喪 熱処理を行う
。
（Ｃ） ドライエッチあるい（友 ウェットエッチに
よって、多結晶シリコン膜２４を基板の全面に残るよう
に所望の厚さだけエツチングした後、多結晶シリコン膜
２４をコンタクトホール内以外に残らないように酸化を
行ｔ＼ 酸化膜２６を形成すも（ｄ）酸化膜２６を除去
後、金属電極２７を形成すムな抵 酸化膜２６はそのま
ま残し これに窓を開けて多結晶シリコン膜２５上に金
属電極２７を形成してもよ（〜 また 半導体基板ｌと逆方向導電型のエピタキシャル層
を半導体基板ｌ上に形成してから第２図（ａ）へ続くこ
とも当然可能であａ まｒ＝（ｃ）において、多結晶シリコンをエツチングせ
ずに直接酸化することも可能であもま？、、（ｂ）にお
いて、不純物を含んだ多結晶シリコン膜２４を堆積して
もよ（− 以上のように本実施例によって形成したコンタクトを利
用して、デバイスを形成すると、コンタクトの部分に段
差がないので、金属配線の断線短絡などが発生すること
がな（−さらへ この多結晶シリコン膜をバイポーラト
ランジスタのエミッタとすれ（戴 このコンタクト法の
有用性がいっそう向上すも （実施例３） 第３図１上 本発明の第３の実施例における半導体装置
の製造方法を示す工程断面図であａ 図に沿って詳細の
説明を行う。
よって、多結晶シリコン膜２４を基板の全面に残るよう
に所望の厚さだけエツチングした後、多結晶シリコン膜
２４をコンタクトホール内以外に残らないように酸化を
行ｔ＼ 酸化膜２６を形成すも（ｄ）酸化膜２６を除去
後、金属電極２７を形成すムな抵 酸化膜２６はそのま
ま残し これに窓を開けて多結晶シリコン膜２５上に金
属電極２７を形成してもよ（〜 また 半導体基板ｌと逆方向導電型のエピタキシャル層
を半導体基板ｌ上に形成してから第２図（ａ）へ続くこ
とも当然可能であａ まｒ＝（ｃ）において、多結晶シリコンをエツチングせ
ずに直接酸化することも可能であもま？、、（ｂ）にお
いて、不純物を含んだ多結晶シリコン膜２４を堆積して
もよ（− 以上のように本実施例によって形成したコンタクトを利
用して、デバイスを形成すると、コンタクトの部分に段
差がないので、金属配線の断線短絡などが発生すること
がな（−さらへ この多結晶シリコン膜をバイポーラト
ランジスタのエミッタとすれ（戴 このコンタクト法の
有用性がいっそう向上すも （実施例３） 第３図１上 本発明の第３の実施例における半導体装置
の製造方法を示す工程断面図であａ 図に沿って詳細の
説明を行う。
（ａ）半導体基板ｌ上に第一層目金属配線３１を形成し
た柩 層間絶縁ｗＡ３２を形成すも その後、第一層目
金属配線３１とコンタクトを取りたいところにホトレジ
ストをマスクとしてスルーホールを開ロレ レジストを
除去すａ （ｂ）多結晶シリコン膜３３をスルーホール幅のｌ／２
以上の膜厚だけ堆積し 多結晶シリコン膜３３に不純物
をイオン注入等によって導入した丸 熱処理を行う。
た柩 層間絶縁ｗＡ３２を形成すも その後、第一層目
金属配線３１とコンタクトを取りたいところにホトレジ
ストをマスクとしてスルーホールを開ロレ レジストを
除去すａ （ｂ）多結晶シリコン膜３３をスルーホール幅のｌ／２
以上の膜厚だけ堆積し 多結晶シリコン膜３３に不純物
をイオン注入等によって導入した丸 熱処理を行う。
（Ｃ） ドライエッチあるい１友 ウェットエッチに
よって、多結晶シリコン膜３３を層間絶縁膜３２の全面
に残るように所望の厚さだけエツチングした瓜多結晶シ
リコン膜３３をスルーホール内以外に残らないように酸
化を行い酸化膜３５を形成すａ（ｄ）酸化膜３５を除去
比 第二層目金属配線３６を形成すも な耘 酸化膜３５はそのまま残し、これに窓を聞けて多
結晶シリコン膜３４上に第二層目金属配線３Ｇを形成し
てもよ（〜 また 半導体基板ｌと逆方向導電型のエピタキシャル層
を半導体基板ｌ上に形成してから第３図（ａ）へ続くこ
とも当然可能であも ま？＝（ｃ）において、多結晶シリコン３３をエツチン
グせずに直接酸化することも可能であもまｒ＝（ｂ）に
おいて、不純物を含んだ多結晶シリコンｇ！３３を堆積
してもよ（℃ まな この方法１よ 第ｎ層目金属配線と第ｎ十１層目
金属配線を形成する場合にも有効であム以上のように本
実施例によって形成した層間コンタクトを利用して、配
線を形成すると、コンタクトの部分に段差がないので、
金属配線の断線短絡などが発生することがな（− 発明の詳細 な説明したように本発明によれ（二 半導体薄膜を凹部
内に埋め込む際く 少なくとも凹部の幅の１／２以上の
膜厚の半導体薄膜を堆積することにより、凹部内を半導
体薄膜で完全に埋め込むことができ、その表面も平坦に
することができもざら番へ疫差の主原因であるドライエ
ッチングによるローディング効果が起こらないようく
レートを自由に制御でき、かつレートの安定な酸化を用
いることで、凹部内とそれ以外の半導体薄膜の膜厚差を
利用して、凹部内以外の除去したい部分の半導体薄膜の
みを酸化膜に変えることができ、半導体薄膜を堆積した
ときの平坦性を損なわず凶手導体薄膜を凹部内に埋め込
むことが可能となも挿板 本発明１友 半導体基板上の
凹部内に半導体薄膜を非常に平坦に埋め込むことができ
るので、金属配線の新風 短絡が生じないという効果を
有するもの弘 その実用的効果は大き−
よって、多結晶シリコン膜３３を層間絶縁膜３２の全面
に残るように所望の厚さだけエツチングした瓜多結晶シ
リコン膜３３をスルーホール内以外に残らないように酸
化を行い酸化膜３５を形成すａ（ｄ）酸化膜３５を除去
比 第二層目金属配線３６を形成すも な耘 酸化膜３５はそのまま残し、これに窓を聞けて多
結晶シリコン膜３４上に第二層目金属配線３Ｇを形成し
てもよ（〜 また 半導体基板ｌと逆方向導電型のエピタキシャル層
を半導体基板ｌ上に形成してから第３図（ａ）へ続くこ
とも当然可能であも ま？＝（ｃ）において、多結晶シリコン３３をエツチン
グせずに直接酸化することも可能であもまｒ＝（ｂ）に
おいて、不純物を含んだ多結晶シリコンｇ！３３を堆積
してもよ（℃ まな この方法１よ 第ｎ層目金属配線と第ｎ十１層目
金属配線を形成する場合にも有効であム以上のように本
実施例によって形成した層間コンタクトを利用して、配
線を形成すると、コンタクトの部分に段差がないので、
金属配線の断線短絡などが発生することがな（− 発明の詳細 な説明したように本発明によれ（二 半導体薄膜を凹部
内に埋め込む際く 少なくとも凹部の幅の１／２以上の
膜厚の半導体薄膜を堆積することにより、凹部内を半導
体薄膜で完全に埋め込むことができ、その表面も平坦に
することができもざら番へ疫差の主原因であるドライエ
ッチングによるローディング効果が起こらないようく
レートを自由に制御でき、かつレートの安定な酸化を用
いることで、凹部内とそれ以外の半導体薄膜の膜厚差を
利用して、凹部内以外の除去したい部分の半導体薄膜の
みを酸化膜に変えることができ、半導体薄膜を堆積した
ときの平坦性を損なわず凶手導体薄膜を凹部内に埋め込
むことが可能となも挿板 本発明１友 半導体基板上の
凹部内に半導体薄膜を非常に平坦に埋め込むことができ
るので、金属配線の新風 短絡が生じないという効果を
有するもの弘 その実用的効果は大き−
第１図は本発明の第１の実施例の素子分離の製造方法を
示す工程断面は 第２図は本発明の第２の実施例の多結
晶シリコンコンタクトの製造方法を示す工程断面医 第
３図は本発明の第３の実施例の多結晶シリコンによる層
間配線間のコンタクトの製造方法を示す工程断面久 第
４図は従来例における素子分離の形成方法を示す工程断
面図であん ｌ・・・半導体基Ｋ ５・・・分離へ ８・・・埋め込
み用ノンドープ多結晶シリコンＪＩｔ９・・・分離溝に
埋め込まれた多結晶シリコン［１０，２６，３５・・・
酸化膜２２・・・拡散＠ ２４．３３・・・多結晶シ
リコンＫ ２５・・・コンタクトホールに埋め込まれ
た多結晶シリコン風２７・・・金属電板 ３１・・・第
一層目金属配！ ３２・・・層間絶縁へ３４・・・ス
ルーホールに埋め込まれた多結晶シリコン瓜３６・・・
第二層目金属配胤代理人の氏名 弁理士 粟野重孝 は
か１泡層 １ 図 ｊｌｆ２ 図 第２図 第３図 第３図
示す工程断面は 第２図は本発明の第２の実施例の多結
晶シリコンコンタクトの製造方法を示す工程断面医 第
３図は本発明の第３の実施例の多結晶シリコンによる層
間配線間のコンタクトの製造方法を示す工程断面久 第
４図は従来例における素子分離の形成方法を示す工程断
面図であん ｌ・・・半導体基Ｋ ５・・・分離へ ８・・・埋め込
み用ノンドープ多結晶シリコンＪＩｔ９・・・分離溝に
埋め込まれた多結晶シリコン［１０，２６，３５・・・
酸化膜２２・・・拡散＠ ２４．３３・・・多結晶シ
リコンＫ ２５・・・コンタクトホールに埋め込まれ
た多結晶シリコン風２７・・・金属電板 ３１・・・第
一層目金属配！ ３２・・・層間絶縁へ３４・・・ス
ルーホールに埋め込まれた多結晶シリコン瓜３６・・・
第二層目金属配胤代理人の氏名 弁理士 粟野重孝 は
か１泡層 １ 図 ｊｌｆ２ 図 第２図 第３図 第３図
Claims (2)
- （１）半導体基板の一主面上に凹部が形成された半導体
装置において、前記半導体基板上に、少なくとも前記凹
部の幅の１／２以上の膜厚の半導体薄膜を堆積する工程
と、前記凹部内以外の前記基板の一主面上にある前記半
導体薄膜力が、少なくとも残らないように、前記半導体
薄膜を酸化する工程とを備えた半導体装置の製造方法。 - （２）半導体基板上に半導体薄膜を形成した後、前記半
導体薄膜を所望の厚さエッチングする工程を有すること
を特徴とする特許請求の範囲第１項に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130828A JPH02309652A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130828A JPH02309652A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309652A true JPH02309652A (ja) | 1990-12-25 |
Family
ID=15043656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130828A Pending JPH02309652A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4139200A1 (de) * | 1991-01-16 | 1992-07-23 | Gold Star Electronics | Verfahren zum bilden einer isolierten schicht einer halbleitervorrichtung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107740A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6221269A (ja) * | 1985-07-19 | 1987-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS63292645A (ja) * | 1987-05-26 | 1988-11-29 | Nec Corp | 半導体装置のトレンチアイソレ−ション形成方法 |
-
1989
- 1989-05-24 JP JP1130828A patent/JPH02309652A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61107740A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6221269A (ja) * | 1985-07-19 | 1987-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4139200A1 (de) * | 1991-01-16 | 1992-07-23 | Gold Star Electronics | Verfahren zum bilden einer isolierten schicht einer halbleitervorrichtung |
| DE4139200C2 (de) * | 1991-01-16 | 1993-12-23 | Gold Star Electronics | Verfahren zum Bilden einer inselförmigen isolierten Siliziumschicht in einer Halbleitervorrichtung |
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