JPS6221273A - 絶縁ゲ−ト型サイリスタ - Google Patents
絶縁ゲ−ト型サイリスタInfo
- Publication number
- JPS6221273A JPS6221273A JP60160660A JP16066085A JPS6221273A JP S6221273 A JPS6221273 A JP S6221273A JP 60160660 A JP60160660 A JP 60160660A JP 16066085 A JP16066085 A JP 16066085A JP S6221273 A JPS6221273 A JP S6221273A
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulated gate
- layer
- extinguishing
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、絶縁ゲートを介して点弧駆動がなされるよ
うになっている絶縁ゲート型サイリスタに関する。
うになっている絶縁ゲート型サイリスタに関する。
従来の絶縁ゲート型サイリスタでは、ＭＯＳ・ＦＥＴの
ドレイン領域の下側に、さらに、ＰＮ接合領域が続いて
いて、サイリスタ本体となるＰＮＰＮ４層構造（あるい
はＮＰＮＰＡ層構造）が構成されるようになっている。
ドレイン領域の下側に、さらに、ＰＮ接合領域が続いて
いて、サイリスタ本体となるＰＮＰＮ４層構造（あるい
はＮＰＮＰＡ層構造）が構成されるようになっている。
このサイリスタでは、点弧用絶縁ゲート電極に印加され
る電圧が一定以上になるとサイリスタ本体が点弧されて
導通状態となるけれども、いったん点弧がはじまると、
点弧用絶縁ゲート電極に印加される電圧値を制御したと
しても、導通状態を消弧してふたたヒ遮断状態とするこ
とはできない。そのため、強制消弧をするには、別に消
弧用回路が必要となるので・点弧用絶縁ゲート電極が極
めて高い入力抵抗特性であるため点弧駆動時に実質上入
力電流を必要としないなどの利点を絶縁ゲート型サイリ
スタが有していても、いまひとつその利用が拡がってい
かない。
る電圧が一定以上になるとサイリスタ本体が点弧されて
導通状態となるけれども、いったん点弧がはじまると、
点弧用絶縁ゲート電極に印加される電圧値を制御したと
しても、導通状態を消弧してふたたヒ遮断状態とするこ
とはできない。そのため、強制消弧をするには、別に消
弧用回路が必要となるので・点弧用絶縁ゲート電極が極
めて高い入力抵抗特性であるため点弧駆動時に実質上入
力電流を必要としないなどの利点を絶縁ゲート型サイリ
スタが有していても、いまひとつその利用が拡がってい
かない。
この発明は、上記の状況に鑑み、消弧用の回路を外部に
設けなくても導通状態のときに消弧ができる絶縁ゲート
型サイリスタを提供することを目的とする。
設けなくても導通状態のときに消弧ができる絶縁ゲート
型サイリスタを提供することを目的とする。
前記目的を達成するため、この発明は、絶縁ゲートを介
して点弧駆動がなされるようになっている絶縁ゲート型
サイリスタにおいて、導通状態を強制的に遮断状態とす
る消弧機能をも備えているようにしたことを特徴とする
絶縁ゲート型サイリスタを要旨とする。
して点弧駆動がなされるようになっている絶縁ゲート型
サイリスタにおいて、導通状態を強制的に遮断状態とす
る消弧機能をも備えているようにしたことを特徴とする
絶縁ゲート型サイリスタを要旨とする。
以下、この発明を、その一実施例をあられした図面を参
照しながら詳述する。
照しながら詳述する。
第１図は、この発明にかかる絶縁ゲート型サイリスタの
一実施例の断面構造をあられしたものである。第２図は
、この絶縁ゲート型サイリスタ（以下、単に「サイリス
タ」と記す）の等価回路をあられしたものである。第１
図にみるように、Ｐ型（第１導電型）の半導体基板１の
表面側にＮ型（第２導電型）不純物領域であるＮ層（第
１領域）２が形成されている。Ｎ層２内の表面にはＰ型
不純物領域であるＰ層（第２領域）３、Ｐ層（第３領域
）４およびＰ層（第６領域）５が互いに離間して形成さ
れ、このうち２層３内の表面にはさらにＮ型不純物領域
であるＮ層（第４領域）６ａ、６ｂが形成されている。
一実施例の断面構造をあられしたものである。第２図は
、この絶縁ゲート型サイリスタ（以下、単に「サイリス
タ」と記す）の等価回路をあられしたものである。第１
図にみるように、Ｐ型（第１導電型）の半導体基板１の
表面側にＮ型（第２導電型）不純物領域であるＮ層（第
１領域）２が形成されている。Ｎ層２内の表面にはＰ型
不純物領域であるＰ層（第２領域）３、Ｐ層（第３領域
）４およびＰ層（第６領域）５が互いに離間して形成さ
れ、このうち２層３内の表面にはさらにＮ型不純物領域
であるＮ層（第４領域）６ａ、６ｂが形成されている。
そして、Ｎ層２の表面から半導体基板１の２層１ａに達
するようにしてＰ層（第５領域）７が形成されている。
するようにしてＰ層（第５領域）７が形成されている。
なお、２層４．ＰＨ１，Ｎ層６ａ、６ｂおよび２層７は
、図にみるように、高濃度不純物領域や低濃度不純物領
域となっている。また、半導体基板１にＮ型の基板が使
われる場合には、第１Ｒ電型がＮ型となり、第２導電型
がＰ型となる。
、図にみるように、高濃度不純物領域や低濃度不純物領
域となっている。また、半導体基板１にＮ型の基板が使
われる場合には、第１Ｒ電型がＮ型となり、第２導電型
がＰ型となる。
半導体基板１の両面には、アノード電極１０おヨヒカソ
ード電極１１が設けられていて、この両電極とその間に
おける２層１ａ、Ｎ層２．２層３およびＮ層６ａ、６ｂ
によってＰＮＰＮ４重構造のサイリスタ本体Ｓが構成さ
れることになる。このサイリスタ本体Ｓは、第２図にみ
るように、ふたつのトランジスタＴ４．Ｔ５が組合され
た回路と等価となっている。ＮＮ２とＮ層６ａ、６ｂの
間における２層３０表面層にチャンネルを形成すること
ができるように、点弧用の絶縁ゲート電極１３が絶縁層
１２を介して設けられていて、この絶縁ゲート電極１３
と、Ｎ層２．２層３およびＮ層６ａ、６ｂとでＮチャン
ネル型のエンハンスメントＭＯ５−ＦＢＴＴ１が構成さ
れることになる。一方、２層４と２層７との間における
Ｎ層２の表面層にチャンネルを形成することができるよ
うに、消弧用の絶縁ゲート電極１５が絶縁層１２を介シ
テ設けられていて、この消弧用ゲート電極１５と、２層
４．９層７および８層２とでＰチャンネル型のエンハン
スメントＭＯ５−ＦＥＴＴ３が構成されることとなる。
ード電極１１が設けられていて、この両電極とその間に
おける２層１ａ、Ｎ層２．２層３およびＮ層６ａ、６ｂ
によってＰＮＰＮ４重構造のサイリスタ本体Ｓが構成さ
れることになる。このサイリスタ本体Ｓは、第２図にみ
るように、ふたつのトランジスタＴ４．Ｔ５が組合され
た回路と等価となっている。ＮＮ２とＮ層６ａ、６ｂの
間における２層３０表面層にチャンネルを形成すること
ができるように、点弧用の絶縁ゲート電極１３が絶縁層
１２を介して設けられていて、この絶縁ゲート電極１３
と、Ｎ層２．２層３およびＮ層６ａ、６ｂとでＮチャン
ネル型のエンハンスメントＭＯ５−ＦＢＴＴ１が構成さ
れることになる。一方、２層４と２層７との間における
Ｎ層２の表面層にチャンネルを形成することができるよ
うに、消弧用の絶縁ゲート電極１５が絶縁層１２を介シ
テ設けられていて、この消弧用ゲート電極１５と、２層
４．９層７および８層２とでＰチャンネル型のエンハン
スメントＭＯ５−ＦＥＴＴ３が構成されることとなる。
なお、このＭＯＳ−ＦＥＴＴ３の一部となっている２層
４とＭＯＳ−ＦＥＴＴ３を形成する以外の部分における
８層２とは両層の表面にまたがって形成されている結合
電極１７によりオーミック結合されている。このオーミ
ック結合は、後述するように、トランジスタＴ５のベー
ス・エミッタ間を流れる電流がＭＯＳ・ＦＥＴＴ３によ
り分岐された際に、この分岐電流がトランジスタＴ４の
コレクタとなる領域に流れていくようにするためになさ
れているのである。
４とＭＯＳ−ＦＥＴＴ３を形成する以外の部分における
８層２とは両層の表面にまたがって形成されている結合
電極１７によりオーミック結合されている。このオーミ
ック結合は、後述するように、トランジスタＴ５のベー
ス・エミッタ間を流れる電流がＭＯＳ・ＦＥＴＴ３によ
り分岐された際に、この分岐電流がトランジスタＴ４の
コレクタとなる領域に流れていくようにするためになさ
れているのである。
２層１ａ、８層２および２層５は、ＰＮＰ型のフォトト
ランジスタＴ２をも構成している。このフォトトランジ
スタＴ２の一部ともなっている２層５は、抵抗Ｒとなる
低濃度不純物領域５ａを有していて、この領域５ａを介
してカソード電極１１と電気的に接続されているととも
に表面には受光用の窓１６が開いていて、この窓１６を
通って光信号がフ第１・トランジスタＴ２に入力できる
ようになっている。フォトトランジスタＴ２の導通に伴
って抵抗Ｒに生ずる電圧を絶縁ゲート電極１３に印加す
るようにするため、絶縁ゲート電極１３の一部が２層５
の表面にまで伸びてきている。
ランジスタＴ２をも構成している。このフォトトランジ
スタＴ２の一部ともなっている２層５は、抵抗Ｒとなる
低濃度不純物領域５ａを有していて、この領域５ａを介
してカソード電極１１と電気的に接続されているととも
に表面には受光用の窓１６が開いていて、この窓１６を
通って光信号がフ第１・トランジスタＴ２に入力できる
ようになっている。フォトトランジスタＴ２の導通に伴
って抵抗Ｒに生ずる電圧を絶縁ゲート電極１３に印加す
るようにするため、絶縁ゲート電極１３の一部が２層５
の表面にまで伸びてきている。
つぎに、以上のような構成となっているサイリスタの動
作について説明する。サイリスタでは、端子１０′から
アノード電極１０に正電圧が印加されており、カソード
電極１１は端子１１′を介して接地されている。
作について説明する。サイリスタでは、端子１０′から
アノード電極１０に正電圧が印加されており、カソード
電極１１は端子１１′を介して接地されている。
遮断状態となっているサイリスタの点弧駆動はつぎのよ
うにしてなされる。窓１６から点弧用光信号が入力する
と、フォトトランジスタＴ２が導通するので、抵抗Ｒに
電流が流れる。そうすると、フォトトランジスタＴ２と
抵抗Ｒとの接続点Ａにおける電圧は上昇する。この接続
点Ａの電圧はＭＯＳ−ＦＥＴＴｌのゲートに付加されて
いて、この電圧がＭＯＳ−ＦＥＴＴＩのしきい値を越え
るようになると、チャンネル電流が流はじめる。
うにしてなされる。窓１６から点弧用光信号が入力する
と、フォトトランジスタＴ２が導通するので、抵抗Ｒに
電流が流れる。そうすると、フォトトランジスタＴ２と
抵抗Ｒとの接続点Ａにおける電圧は上昇する。この接続
点Ａの電圧はＭＯＳ−ＦＥＴＴｌのゲートに付加されて
いて、この電圧がＭＯＳ−ＦＥＴＴＩのしきい値を越え
るようになると、チャンネル電流が流はじめる。
これにともなって、サイリスタ本体Ｓを構成するＮＰＮ
型のトランジスタＴ４およびＰＮＰ型のトランジスタＴ
５にも電流が流はしめる。チャンネル電流の増加に伴っ
て、トランジスタＴ４における電流増幅率α１とトラン
ジスタＴ５における電流増幅率α２の和（α１ ＋α２
）が１以上となる（α１ ＋α２≧１）と両トランジス
タＴ４．．Ｔ５との間で正帰還状態が生じる。そのため
、両トランジスタＴ４．Ｔ５にラッチング電流が流れて
、サイリスタが点弧されることとなる。もちろん、光信
号がなくなって、ＭＯＳ −ＦＥＴＴｌのゲートの電圧
が０電圧になっても、このサイリスタは導通状態のまま
である。
型のトランジスタＴ４およびＰＮＰ型のトランジスタＴ
５にも電流が流はしめる。チャンネル電流の増加に伴っ
て、トランジスタＴ４における電流増幅率α１とトラン
ジスタＴ５における電流増幅率α２の和（α１ ＋α２
）が１以上となる（α１ ＋α２≧１）と両トランジス
タＴ４．．Ｔ５との間で正帰還状態が生じる。そのため
、両トランジスタＴ４．Ｔ５にラッチング電流が流れて
、サイリスタが点弧されることとなる。もちろん、光信
号がなくなって、ＭＯＳ −ＦＥＴＴｌのゲートの電圧
が０電圧になっても、このサイリスタは導通状態のまま
である。
導通状態となっているサイリスタの消弧駆動はつぎのよ
うにしてなされる。ＭＯＳ −ＦＥＴＴ３のゲートにゲ
ート・ソース間電圧がしきい値を越えるような電圧値の
消弧信号を入力して、ＭＯＳ・ＦＥＴＴ３にチャンネル
電流が流れるようにする。そうすると、トランジスタＴ
５のエミッタからベースに向けて流れる電流がこのＭＯ
Ｓ −ＦＥＴＴ３の方に分岐されて、直接、トランジス
タＴ４の方に流れるようになる。そうすると、トランジ
スタＴ５ではエミッタからベースに流れる電流が減少し
て、トランジスタＴ４およびトランジスタＴ５の電流増
幅率の和（α１＋α２）が、１より小さくなる（α１
＋α２〈１）ので、両トランジスタＴ４．Ｔ５の間の正
帰還状態が消滅する。
うにしてなされる。ＭＯＳ −ＦＥＴＴ３のゲートにゲ
ート・ソース間電圧がしきい値を越えるような電圧値の
消弧信号を入力して、ＭＯＳ・ＦＥＴＴ３にチャンネル
電流が流れるようにする。そうすると、トランジスタＴ
５のエミッタからベースに向けて流れる電流がこのＭＯ
Ｓ −ＦＥＴＴ３の方に分岐されて、直接、トランジス
タＴ４の方に流れるようになる。そうすると、トランジ
スタＴ５ではエミッタからベースに流れる電流が減少し
て、トランジスタＴ４およびトランジスタＴ５の電流増
幅率の和（α１＋α２）が、１より小さくなる（α１
＋α２〈１）ので、両トランジスタＴ４．Ｔ５の間の正
帰還状態が消滅する。
そのため、両トランジスタＴ４．Ｔ５が遮断状態となっ
て、サイリスタが消弧することとなるのである。
て、サイリスタが消弧することとなるのである。
この両トランジスタＴ４．Ｔ５の遮断動作を第１図に示
した構造と対比させてもう少し詳しく説明するとつぎの
ようになる。ＭＯＳ −ＦＥＴＴ３が導通状態となって
、消弧用の絶縁ゲート雪掻の下側における８層２の表面
層にチャンネルが形成されると、「Ｐ層ｌａ」→「９層
７」−ｒＮＮ２２おけるチャンネルＪ −ｒＰ層４」−
「電極１７」→「８層２におけるトランジスタＴ４のコ
レクタ領域」という低抵抗路が形成されることになる。
した構造と対比させてもう少し詳しく説明するとつぎの
ようになる。ＭＯＳ −ＦＥＴＴ３が導通状態となって
、消弧用の絶縁ゲート雪掻の下側における８層２の表面
層にチャンネルが形成されると、「Ｐ層ｌａ」→「９層
７」−ｒＮＮ２２おけるチャンネルＪ −ｒＰ層４」−
「電極１７」→「８層２におけるトランジスタＴ４のコ
レクタ領域」という低抵抗路が形成されることになる。
そのため、アノード電極１０の上側近傍における２層１
ａと８層２の接合領域を通っていた電流が、はとんど上
記の低抵抗路を通って直接トランジスタＴ４のコレクタ
となる領域に流れてゆき、トランジスタＴ５のベース電
流が著しく減少するので、トランジスタＴ５は遮断され
てしまうのである。
ａと８層２の接合領域を通っていた電流が、はとんど上
記の低抵抗路を通って直接トランジスタＴ４のコレクタ
となる領域に流れてゆき、トランジスタＴ５のベース電
流が著しく減少するので、トランジスタＴ５は遮断され
てしまうのである。
この実施例のサイリスタでは、点弧駆動はもちろんのこ
と、消弧もサイリスタの導通状態にかかわりなく、随時
おこなうことができる。しかも、点弧・消弧の再駆動が
高絶縁ゲート電極を介してなされるので、点弧・消弧信
号印加時に入力電流が流れない。つまり高入力抵抗のサ
イリスタとなるため非常に有用なものとなっている。
と、消弧もサイリスタの導通状態にかかわりなく、随時
おこなうことができる。しかも、点弧・消弧の再駆動が
高絶縁ゲート電極を介してなされるので、点弧・消弧信
号印加時に入力電流が流れない。つまり高入力抵抗のサ
イリスタとなるため非常に有用なものとなっている。
点弧はフォトトランジスタＴ２を介してなされていたが
、点弧用の絶縁ゲート電極１３に端子１３′を設けて、
ここから点弧用の電気信号を直接印加するようにしても
よい。また、逆に、第２図に一点鎖線で示したように、
ＭＯＳ −ＦＥＴＴ３の入力に、例えば、フォトセルの
ような光起電力素子２１・・・２１を設けておいて、点
弧と同様に消弧も光信号によってなされるようにしても
よい。抵抗２２は、光信号がなくなったときに、ＭＯＳ
−ＦＥＴＴ３のゲート浮遊容量に蓄積された電荷を放
電するために設けられている。このようにすれば、光信
号によってサイリスタの点弧゛消弧が自在にできるので
、光信号による遠隔制御や駆動信号発生回路との完全な
電気絶縁ができることになる。光信号を受けるために、
サイリスタ内に設けられる光電変換素子も、フォトトラ
ンジスタやフォトダイオードなどの他の光電変換素子が
使われてもよいことはいうまでもない。
、点弧用の絶縁ゲート電極１３に端子１３′を設けて、
ここから点弧用の電気信号を直接印加するようにしても
よい。また、逆に、第２図に一点鎖線で示したように、
ＭＯＳ −ＦＥＴＴ３の入力に、例えば、フォトセルの
ような光起電力素子２１・・・２１を設けておいて、点
弧と同様に消弧も光信号によってなされるようにしても
よい。抵抗２２は、光信号がなくなったときに、ＭＯＳ
−ＦＥＴＴ３のゲート浮遊容量に蓄積された電荷を放
電するために設けられている。このようにすれば、光信
号によってサイリスタの点弧゛消弧が自在にできるので
、光信号による遠隔制御や駆動信号発生回路との完全な
電気絶縁ができることになる。光信号を受けるために、
サイリスタ内に設けられる光電変換素子も、フォトトラ
ンジスタやフォトダイオードなどの他の光電変換素子が
使われてもよいことはいうまでもない。
以上詳述したように、この発明にかかるサイリスタでは
、単に点弧だけではなく、消弧も随時なされる構成とな
っている。そのため、例えば、サイリスタの駆動用電源
として直流電源しかないようなときや、駆動用交流電源
が使われていて、まだ駆動電圧が付勢されて導通してい
るときにでも、消弧のために特別な外部回路を必要とす
ることなく消弧できるので、サイリスタのいっそうの利
用拡大をはかることができる。
、単に点弧だけではなく、消弧も随時なされる構成とな
っている。そのため、例えば、サイリスタの駆動用電源
として直流電源しかないようなときや、駆動用交流電源
が使われていて、まだ駆動電圧が付勢されて導通してい
るときにでも、消弧のために特別な外部回路を必要とす
ることなく消弧できるので、サイリスタのいっそうの利
用拡大をはかることができる。
第１図は、この発明にかかるサイリスタの一実施例の構
造をあられす断面図、第２図は、このサイリスタの等価
回路図である。 １・・・半導体基板 １０・・・アノード電極 １１・
・・カソード電極 １２・・・絶縁層 １３．１５・・
・絶縁ケート電極 Ｔｌ、Ｔ３−ＭＯＳ−ＦＥＴ Ｔ
２・・・フォトトランジスタ Ｔ４．Ｔ５・・・トラン
ジスタ Ｓ・・・サイリスタ本体
造をあられす断面図、第２図は、このサイリスタの等価
回路図である。 １・・・半導体基板 １０・・・アノード電極 １１・
・・カソード電極 １２・・・絶縁層 １３．１５・・
・絶縁ケート電極 Ｔｌ、Ｔ３−ＭＯＳ−ＦＥＴ Ｔ
２・・・フォトトランジスタ Ｔ４．Ｔ５・・・トラン
ジスタ Ｓ・・・サイリスタ本体
Claims (5)
- （１）絶縁ゲートを介して点弧駆動がなされるようにな
っている絶縁ゲート型サイリスタにおいて、導通状態を
強制的に遮断状態とする消弧機能をも備えているように
したことを特徴とする絶縁ゲート型サイリスタ。 - （２）点弧駆動のための絶縁ゲートとは別の絶縁ゲート
が備えられていて、消弧駆動がこの絶縁ゲートを介して
なされる特許請求の範囲第１項記載の絶縁ゲート型サイ
リスタ。 - （３）光電変換素子が備えられており、この素子の出力
が絶縁ゲートに接続されていて、光電変換素子への光信
号の入力によって点弧または消弧がなされる特許請求の
範囲第１項または第２項に記載の絶縁ゲート型サイリス
タ。 - （４）ひとつの半導体基板に形成されている特許請求の
範囲第１項から第３項までのいずれかに記載の絶縁ゲー
ト型サイリスタ。 - （５）第１導電型の半導体基板が、その表面に形成され
た第２導電型の第１領域と、この第１領域内の表面に互
いに離間して形成された第１導電型の第２領域および第
３領域と、この第２領域内の表面に形成された第２導電
型の第４領域と、前記第１領域の表面から前記基板自体
の第１導電型領域にまで達するようにして形成された第
１導電型の第５領域と、表・裏面に形成されたアノード
・カソード両電極と、前記第１領域と第４領域の間にお
ける前記第２領域の表面に形成された点弧用絶縁ゲート
電極と、前記第３領域と前記第５領域における前記第１
領域の表面に形成された消弧用絶縁ゲート電極と、前記
第３領域と第１領域の表面に両領域に渡るようにして形
成された結合電極とを有しており、前記アノード・カソ
ード両電極と、前記第１導電型領域と、前記第１領域、
前記第２領域および前記第４領域とでサイリスタ本体が
構成されていて、前記点弧用絶縁ゲート電極と、前記第
１領域、前記第２領域および前記第４領域とで点弧用Ｍ
ＯＳ・ＦＥＴが構成されるとともに前記消弧用絶縁ゲー
ト電極と、前記結合電極、前記第１領域、前記第３領域
および前記第５領域とで消弧用ＭＯＳ・ＦＥＴが構成さ
れている特許請求の範囲第４項記載の絶縁ゲート型サイ
リスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60160660A JPS6221273A (ja) | 1985-07-20 | 1985-07-20 | 絶縁ゲ−ト型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60160660A JPS6221273A (ja) | 1985-07-20 | 1985-07-20 | 絶縁ゲ−ト型サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6221273A true JPS6221273A (ja) | 1987-01-29 |
Family
ID=15719735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60160660A Pending JPS6221273A (ja) | 1985-07-20 | 1985-07-20 | 絶縁ゲ−ト型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221273A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0499384A (ja) * | 1990-08-18 | 1992-03-31 | Mitsubishi Electric Corp | サイリスタおよびその製造方法 |
-
1985
- 1985-07-20 JP JP60160660A patent/JPS6221273A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0499384A (ja) * | 1990-08-18 | 1992-03-31 | Mitsubishi Electric Corp | サイリスタおよびその製造方法 |
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