JPH0499384A - サイリスタおよびその製造方法 - Google Patents
サイリスタおよびその製造方法Info
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- JPH0499384A JPH0499384A JP2217605A JP21760590A JPH0499384A JP H0499384 A JPH0499384 A JP H0499384A JP 2217605 A JP2217605 A JP 2217605A JP 21760590 A JP21760590 A JP 21760590A JP H0499384 A JPH0499384 A JP H0499384A
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- semiconductor layer
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- transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0102—Manufacture or treatment of thyristors having built-in components, e.g. thyristor having built-in diode
- H10D84/0105—Manufacture or treatment of thyristors having built-in components, e.g. thyristor having built-in diode the built-in components being field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はサイリスタおよびその製造方法に関し、特に
ＭＣＴ （ＭＯＳ・コンドロールド・サイリスタ）の改
良に関する。
ＭＣＴ （ＭＯＳ・コンドロールド・サイリスタ）の改
良に関する。
第１１図は、従来のＭＣＴの構造を示す断面図である。
図において、ｐ＋半導体基板１上にはｎエピタキシャル
層２ａが形成され、その上にはｎ エピタキシャル層２
ｂが形成されている。ｎエピタキシャル層２ａおよびｎ
エピタキシャル層２ｂはｎベース層２を構成する。ｎ
ベース層２の表面には、ｎ型不純物を選択的に拡散する
ことによりｐウェル領域３が形成されている。このｐウ
ェル領域３の表面の中心部には、高濃度のｎ型不純物を
選択的に拡散することにより、ｎ＋拡散領域４が形成さ
れ、さらに、このｎ＋拡散領域４の外周部にｎ型不純物
を選択的に拡散することにより、ｎ＋拡散領域４に隣接
してｎ拡散領域５か形成されている。また、ｎ＋拡散領
域４とｎ拡散領域５の表面の境界付近の領域には、高濃
度のｎ型不純物を選択的に拡散することにより、両領域
４５にまたがったｐ＋拡散領域６か形成されている。ｎ
ベース層２の表面とｐ＋拡散領域６の表面とで挟まれた
ｐウェル領域３およびｎ拡散領域５の表面上には酸化膜
より成るゲート絶縁膜７か形成され、このゲート絶縁膜
７上にはポリシリコンから成るゲート電極８が形成され
ている。またｎ＋拡散領域４とｐ＋拡散領域６の表面に
接触して金属のカソード電極９が設けられており、この
カソード電極９とゲート電極８とは層間絶縁膜１０を介
することにより絶縁されている。一方、ｐ 半導体基板
１の裏面には、金属のアノード電極１１が形成されてい
る。
層２ａが形成され、その上にはｎ エピタキシャル層２
ｂが形成されている。ｎエピタキシャル層２ａおよびｎ
エピタキシャル層２ｂはｎベース層２を構成する。ｎ
ベース層２の表面には、ｎ型不純物を選択的に拡散する
ことによりｐウェル領域３が形成されている。このｐウ
ェル領域３の表面の中心部には、高濃度のｎ型不純物を
選択的に拡散することにより、ｎ＋拡散領域４が形成さ
れ、さらに、このｎ＋拡散領域４の外周部にｎ型不純物
を選択的に拡散することにより、ｎ＋拡散領域４に隣接
してｎ拡散領域５か形成されている。また、ｎ＋拡散領
域４とｎ拡散領域５の表面の境界付近の領域には、高濃
度のｎ型不純物を選択的に拡散することにより、両領域
４５にまたがったｐ＋拡散領域６か形成されている。ｎ
ベース層２の表面とｐ＋拡散領域６の表面とで挟まれた
ｐウェル領域３およびｎ拡散領域５の表面上には酸化膜
より成るゲート絶縁膜７か形成され、このゲート絶縁膜
７上にはポリシリコンから成るゲート電極８が形成され
ている。またｎ＋拡散領域４とｐ＋拡散領域６の表面に
接触して金属のカソード電極９が設けられており、この
カソード電極９とゲート電極８とは層間絶縁膜１０を介
することにより絶縁されている。一方、ｐ 半導体基板
１の裏面には、金属のアノード電極１１が形成されてい
る。
第１２図は、第１１図のＭＣＴの等価回路を示す回路図
である。ｎベース層２．ｐウェル領域３゜ｎ＋拡散領域
４をそれぞれコレクタ、ベース、エミッタとしてｎｐｎ
）ランリスクＱ１か形成され、ｐ 基板１．ｎベース
層２．ｐウェル領域３をそれぞれエミッタ、ベース、コ
レクタとしてｐｎｐトランジスタＱ２か形成されている
。また、ｎ拡散領域５． ｎ エピタキシャル層２
ｂをそれぞれソース、ドレインとし、ゲート電極８直下
のｐウェル領域３の表面部分をチャネル領域としてｎＭ
ＯＳトランジスタＱ３か形成され、ｐウェル領域３、
ｐ＋拡散領域６をそれぞれソース、］・レインとし、
ゲート電極８直下のｎ拡散領域５の表面部分をチャネル
領域としてｐＭＯｓトランジスタＱ４か形成されている
。
である。ｎベース層２．ｐウェル領域３゜ｎ＋拡散領域
４をそれぞれコレクタ、ベース、エミッタとしてｎｐｎ
）ランリスクＱ１か形成され、ｐ 基板１．ｎベース
層２．ｐウェル領域３をそれぞれエミッタ、ベース、コ
レクタとしてｐｎｐトランジスタＱ２か形成されている
。また、ｎ拡散領域５． ｎ エピタキシャル層２
ｂをそれぞれソース、ドレインとし、ゲート電極８直下
のｐウェル領域３の表面部分をチャネル領域としてｎＭ
ＯＳトランジスタＱ３か形成され、ｐウェル領域３、
ｐ＋拡散領域６をそれぞれソース、］・レインとし、
ゲート電極８直下のｎ拡散領域５の表面部分をチャネル
領域としてｐＭＯｓトランジスタＱ４か形成されている
。
次に動作について説明する。第１１図のＭＣＴをターン
オンさせるためには、アノード電極１１をカソード電極
９よりも高電位にした状聾て、ｎＭＯＳトランジスタＱ
３を所定時間オンさせる。
オンさせるためには、アノード電極１１をカソード電極
９よりも高電位にした状聾て、ｎＭＯＳトランジスタＱ
３を所定時間オンさせる。
ケート電極８に正電圧を印加すると、ｎＭＯＳトランジ
スタＱ３がオンし、ゲートｉ極８直下のｐウェル領域３
の表面近傍に形成されたチャネルを通して、電子がｐｎ
ｐトランジスタＱ２のベースに注入される。するとｐｎ
ｐ）ランリスクＱ２はオンし、トランジスタの増幅作用
により、そのコレクタにかけて多量のホールが流れる。
スタＱ３がオンし、ゲートｉ極８直下のｐウェル領域３
の表面近傍に形成されたチャネルを通して、電子がｐｎ
ｐトランジスタＱ２のベースに注入される。するとｐｎ
ｐ）ランリスクＱ２はオンし、トランジスタの増幅作用
により、そのコレクタにかけて多量のホールが流れる。
このホールはｎｐｎトランジスタＱ１のベースに供給さ
れ、ｎｐｎ トランジスタＱ１はオンし、トランジスタ
の増幅作用により、そのコレクタにかけて多量の電子が
流れる。この電子はｐｎｐ トランジスタＱ２０ベース
に供給され、ｐｎｐトランジスリス２は更に強くオンす
る。この様に、−旦トランジスタＱ２がオンすると、ト
ランジスタＱ１，０２間に正帰還ループが形成されるた
め、トランジスタＱ１．．Ｑ２より成るサイリスタにラ
ッチかかかる。
れ、ｎｐｎ トランジスタＱ１はオンし、トランジスタ
の増幅作用により、そのコレクタにかけて多量の電子が
流れる。この電子はｐｎｐ トランジスタＱ２０ベース
に供給され、ｐｎｐトランジスリス２は更に強くオンす
る。この様に、−旦トランジスタＱ２がオンすると、ト
ランジスタＱ１，０２間に正帰還ループが形成されるた
め、トランジスタＱ１．．Ｑ２より成るサイリスタにラ
ッチかかかる。
したがってｎＭＯｓトランジスタリスをオフさせても、
アノード電極１１．カソード電極９間には電流か流れ続
ける。
アノード電極１１．カソード電極９間には電流か流れ続
ける。
一方、ＭＣＴをターンオフさせるためには、ｐＭＯＳト
ランジスタＱ４を所定時間オンさせる。
ランジスタＱ４を所定時間オンさせる。
ゲート電極８に負電圧を印加すると、ｐＭＯ５ｌ−ラン
リスクＱ４かオンし、ケート電極８直下のｎ拡散領域５
の表面近傍に形成されたチャネルを通じて、ｎｐｎ ）
ランリスクＱ１のベースに注入されるべきホールがｐ＋
拡散領域６を介してカソード電極９に引き抜かれる。そ
の結果、ｎｐｎ トランジスタＱ１はオフし、このため
ｐｎｐ トランジスタＱ２もオフし、サイリスタのラッ
チが外れる。
リスクＱ４かオンし、ケート電極８直下のｎ拡散領域５
の表面近傍に形成されたチャネルを通じて、ｎｐｎ ）
ランリスクＱ１のベースに注入されるべきホールがｐ＋
拡散領域６を介してカソード電極９に引き抜かれる。そ
の結果、ｎｐｎ トランジスタＱ１はオフし、このため
ｐｎｐ トランジスタＱ２もオフし、サイリスタのラッ
チが外れる。
このようにしてアノード電極１１．カソード電極９間に
流れていた主電流か遮断される。
流れていた主電流か遮断される。
以上のように、ＭＯＳトランジスリスＢ、Ｑ４に共通の
ゲート電極８に正電圧を所定時間印加することによりＭ
ＣＴはターンオンし、負電圧を所定時間印加することに
よりＭＣＴはターンオフする。
ゲート電極８に正電圧を所定時間印加することによりＭ
ＣＴはターンオンし、負電圧を所定時間印加することに
よりＭＣＴはターンオフする。
以上の動作を数式を用いて表現すると、次のようになる
。いま、バイポーラトランジスタＱ１Ｑ２の電流増幅率
をａ 、α２、コレクタ飽和型流をＩ 、Ｉ
とし、ＭＯＳトランジスリスＣＯＩ ＣＯ２ ３、Ｑ４のオン電流をＩＩ とすると、ア、ノｇｌ’
Ｒ２ −Ｆ電流ＩＡは ・・・（１） と表される。
。いま、バイポーラトランジスタＱ１Ｑ２の電流増幅率
をａ 、α２、コレクタ飽和型流をＩ 、Ｉ
とし、ＭＯＳトランジスリスＣＯＩ ＣＯ２ ３、Ｑ４のオン電流をＩＩ とすると、ア、ノｇｌ’
Ｒ２ −Ｆ電流ＩＡは ・・・（１） と表される。
ターンオン動作において、前述のように電流Ｉ −０
の状態で電流！８□が流れることによりトランリスクＱ
２のベース電流ＩＢ２が流れ始め、トランジスタＱ２が
動作開始する。そして、トランジスタＱ２が動作したこ
とによるコレクタ電流がトランジスタＱ１のベース電流
ＩＢｌとして供給され、トランジスタＱｌ、Ｑ２を流れ
る電流が増大してくる。一般に、電流が増大するにつれ
て、ａｌ、ａ２も大きくなるので、加速度的にアノード
電流■いは上昇する。そして、 αｌ＋α２−１ ・・（２）でＭＣＴはオ
ン状態となる。
の状態で電流！８□が流れることによりトランリスクＱ
２のベース電流ＩＢ２が流れ始め、トランジスタＱ２が
動作開始する。そして、トランジスタＱ２が動作したこ
とによるコレクタ電流がトランジスタＱ１のベース電流
ＩＢｌとして供給され、トランジスタＱｌ、Ｑ２を流れ
る電流が増大してくる。一般に、電流が増大するにつれ
て、ａｌ、ａ２も大きくなるので、加速度的にアノード
電流■いは上昇する。そして、 αｌ＋α２−１ ・・（２）でＭＣＴはオ
ン状態となる。
一方、ターンオフ動作において、前述のように電流１
−０の状態で電流１ｇ２が流れる。いま、ｇ＋ 電流Ｉｇ２に対するｐウェル領域３やｐＭＯｓトランジ
スタリスのチャネルでの抵抗成分をＲ１とする。電流Ｉ
ｇ２が流れることにより、トランジスタＱ１のベースに
流れ込んでいた電流が電流１ｇ２分たけ減少し、α ＋
α２も減・少してくる。抵抗底分Ｒでの電圧降下Ｉｇ２
Ｒ１かトランジスタＱ１のベース・エミッタ間順バイア
ス電圧として与えられており、この電圧降下がトランジ
スタＱ１のベース・エミッタ間順方向電圧よりも小さく
なるとトランジスタＱ］の電流増幅率α１が急激に小さ
くなる。その結果α ＋α２も加速度的に小さくなり、
α１＋α２く１になるとＭＣＴはターンオフする。
−０の状態で電流１ｇ２が流れる。いま、ｇ＋ 電流Ｉｇ２に対するｐウェル領域３やｐＭＯｓトランジ
スタリスのチャネルでの抵抗成分をＲ１とする。電流Ｉ
ｇ２が流れることにより、トランジスタＱ１のベースに
流れ込んでいた電流が電流１ｇ２分たけ減少し、α ＋
α２も減・少してくる。抵抗底分Ｒでの電圧降下Ｉｇ２
Ｒ１かトランジスタＱ１のベース・エミッタ間順バイア
ス電圧として与えられており、この電圧降下がトランジ
スタＱ１のベース・エミッタ間順方向電圧よりも小さく
なるとトランジスタＱ］の電流増幅率α１が急激に小さ
くなる。その結果α ＋α２も加速度的に小さくなり、
α１＋α２く１になるとＭＣＴはターンオフする。
従来のＭＣＴは以上のように構成されており、Ｐウェル
領域３、ｎ＋およびｎ拡散領域４５、ならびにｐ＋拡散
領域６の構造を形成するのに３重拡散が必要である。こ
のため、製造工程が複雑であるという問題点かあった。
領域３、ｎ＋およびｎ拡散領域４５、ならびにｐ＋拡散
領域６の構造を形成するのに３重拡散が必要である。こ
のため、製造工程が複雑であるという問題点かあった。
また、ＭＯＳトランジスリスＢ、Ｑ４の特性は３重拡散
における各拡散の不純物濃度に依存して決定されるので
、ＭＯＳ）ランリスクＱ３．Ｑ４のオン抵抗やしきい電
圧（すなわち、ターンオン、ターンオフ条件）を独立に
設定することが困難であるという問題点があった。さら
に、カソード電極９はｎ＋拡散領域４とｐ＋拡散領域６
とに接触しなければならないので、その外側のｐウェル
領域３の幅が大きくなり、その結果、抵抗成分Ｒ１が大
きくなってしまう。電流Ｉｇ２はカソード電流Ｉ、と正
の相関があるため、カソード電流Ｉｋが大きい状態でＭ
ＣＴをターンオフさせるべくＭＯＳ）ランリスタＱ４を
導通させて電流Ｉｇ２を流すと、抵抗成分Ｒ１ての電圧
降下Ｉｇ２Ｒ１かトランジスタＱ１のベース・エミッタ
間順方向電圧より大きくなってしまい、ＭＯＳトランジ
スリス４をオンさせてもＭ ＣＴがターンオフできなく
なるという問題点があった。
における各拡散の不純物濃度に依存して決定されるので
、ＭＯＳ）ランリスクＱ３．Ｑ４のオン抵抗やしきい電
圧（すなわち、ターンオン、ターンオフ条件）を独立に
設定することが困難であるという問題点があった。さら
に、カソード電極９はｎ＋拡散領域４とｐ＋拡散領域６
とに接触しなければならないので、その外側のｐウェル
領域３の幅が大きくなり、その結果、抵抗成分Ｒ１が大
きくなってしまう。電流Ｉｇ２はカソード電流Ｉ、と正
の相関があるため、カソード電流Ｉｋが大きい状態でＭ
ＣＴをターンオフさせるべくＭＯＳ）ランリスタＱ４を
導通させて電流Ｉｇ２を流すと、抵抗成分Ｒ１ての電圧
降下Ｉｇ２Ｒ１かトランジスタＱ１のベース・エミッタ
間順方向電圧より大きくなってしまい、ＭＯＳトランジ
スリス４をオンさせてもＭ ＣＴがターンオフできなく
なるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、製造工程が簡単で、ターンオン、ターンオフ
条件を独立して設定でき、ターンオフ可能な最大主電流
密度が大きいサイリスタおよびその製造方法を得ること
を目的とする。
たもので、製造工程が簡単で、ターンオン、ターンオフ
条件を独立して設定でき、ターンオフ可能な最大主電流
密度が大きいサイリスタおよびその製造方法を得ること
を目的とする。
この発明に係るサイリスタは、第１．第２主面を有する
第１導電型の第１半導体層と、第１半導体層の第１主面
上に形成された第２導電型の第２半導体層と、第２半導
体層の表面に選択的に離間して形成された第１導電型の
第１、第２半導体領域と、第１半導体領域の表面に選択
的に形成された第２導電型の第３半導体領域と、第２半
導体層の表面と第３半導体領域の表面とで挟まれた第１
半導体領域の表面上に形成された第１絶縁膜と、第１．
第２半導体領域の表面に挟まれた第２半導体層の表面上
に形成された第２絶縁膜と、第１絶縁膜上に形成された
第１制御電極と、第２絶縁膜上に形成された第２制御電
極と、第２．第３半導体領域に接触して形成された第１
主電極と、第１半導体層の第２主面上に形成された第２
主電極とを備えて構成されている。
第１導電型の第１半導体層と、第１半導体層の第１主面
上に形成された第２導電型の第２半導体層と、第２半導
体層の表面に選択的に離間して形成された第１導電型の
第１、第２半導体領域と、第１半導体領域の表面に選択
的に形成された第２導電型の第３半導体領域と、第２半
導体層の表面と第３半導体領域の表面とで挟まれた第１
半導体領域の表面上に形成された第１絶縁膜と、第１．
第２半導体領域の表面に挟まれた第２半導体層の表面上
に形成された第２絶縁膜と、第１絶縁膜上に形成された
第１制御電極と、第２絶縁膜上に形成された第２制御電
極と、第２．第３半導体領域に接触して形成された第１
主電極と、第１半導体層の第２主面上に形成された第２
主電極とを備えて構成されている。
一方、この発明に係るサイリスタの製造方法は、第１．
第２主面を有する第１導電型の第１半導体層を準備する
工程と、第１半導体層の第１主面」−に第２導電型の第
２半導体層を形成する工程と、第２半導体層の表面に第
１導電型の第１．第２４−′導体領域を選択的に離間し
て形成する工程と、第１半導体領域の表面に第２導電型
の第３半導体領域を選択的に形成する工程と、第２．第
３半導体領域の表面で挟まれた第２半導体層および第１
圭導体領域の表面上に絶縁膜を形成する工程と、絶縁膜
上に制御電極を形成する工程と、第２．第３半導体領域
に接触する第１主電極を形成する工程と、第１半導体層
の第２主面上に第２主電極を形成する工程とを備えて構
成されている。
第２主面を有する第１導電型の第１半導体層を準備する
工程と、第１半導体層の第１主面」−に第２導電型の第
２半導体層を形成する工程と、第２半導体層の表面に第
１導電型の第１．第２４−′導体領域を選択的に離間し
て形成する工程と、第１半導体領域の表面に第２導電型
の第３半導体領域を選択的に形成する工程と、第２．第
３半導体領域の表面で挟まれた第２半導体層および第１
圭導体領域の表面上に絶縁膜を形成する工程と、絶縁膜
上に制御電極を形成する工程と、第２．第３半導体領域
に接触する第１主電極を形成する工程と、第１半導体層
の第２主面上に第２主電極を形成する工程とを備えて構
成されている。
この発明によるサイリスタにおいては、第１第２半導体
層および第１．第３半導体領域によりサイリスタが形成
される。そして、第１制御電極に所定電圧を印加してそ
の直下の第１半導体領域の表面にチャネルを形成するこ
とにより、第１主電極から第３半導体領域および前記チ
ャネルを介して第２半導体層にキャリアが与えられて、
サイリスタがターンオンする。一方、第２の制御電極に
所定電圧を印加してその直下の第２半導体層の表面にチ
ャネルを形成することにより、第１．第３半導体領域が
前記チャネル、第２半導体領域および第１主電極を介し
て短絡されて、サイリスタがターンオフする。
層および第１．第３半導体領域によりサイリスタが形成
される。そして、第１制御電極に所定電圧を印加してそ
の直下の第１半導体領域の表面にチャネルを形成するこ
とにより、第１主電極から第３半導体領域および前記チ
ャネルを介して第２半導体層にキャリアが与えられて、
サイリスタがターンオンする。一方、第２の制御電極に
所定電圧を印加してその直下の第２半導体層の表面にチ
ャネルを形成することにより、第１．第３半導体領域が
前記チャネル、第２半導体領域および第１主電極を介し
て短絡されて、サイリスタがターンオフする。
また、この発明によるサイリスタの製造方法においては
、第１．第２半導体領域を離間して形成し、第１半導体
領域の表面に第３半導体領域を形成しているので、３重
拡散ではなく、２重拡散の製造工程で済む。また第１、
第２の制御電極を共通の制御電極として形成しているの
で、製造工程も複雑にならない。
、第１．第２半導体領域を離間して形成し、第１半導体
領域の表面に第３半導体領域を形成しているので、３重
拡散ではなく、２重拡散の製造工程で済む。また第１、
第２の制御電極を共通の制御電極として形成しているの
で、製造工程も複雑にならない。
第１図は、この発明によるサイリスタの一実施例を示す
断面図である。図において、シリコンのｐ＋半導体基板
２１上にはｎエピタキシャル層２２ａか形成され、その
上にはｎ エピタキシャル層２２ｂが形成されている。
断面図である。図において、シリコンのｐ＋半導体基板
２１上にはｎエピタキシャル層２２ａか形成され、その
上にはｎ エピタキシャル層２２ｂが形成されている。
ｎエピタキシャル層２２ａおよびｎ エピタキシャル層
２２ｂはｎベース層２２を構成する。ｎベース層２２の
表面には、第１．第２ｐ拡散領域２３．２４が離間して
選択的に形成され、第１ｐ拡散領域２３の表面中央には
ｎ＋拡散領域２５が選択的に形成されている。第２ｐ拡
散領域２４とｎ＋拡散領域２５の表面で挟まれたｎ エ
ピタキシャル層２２ｂおよび第１ｐ拡散領域２３の表面
上には酸化膜より成るゲート絶縁膜２６が形成され、そ
のゲート絶縁膜２６上にはポリシリコンより成るゲート
電極２７か形成されている。また、層間絶縁膜２９に設
けられたコンタクトホール３０ａ、３０ｂを介してそれ
ぞれ第２ｐ拡散領域２４およびｎ＋拡散領域２５の表面
に接触するように金属のカソード電極２８が設けられ、
このカソード電極２８とゲート電極２７とは上記層間絶
縁膜２９を介することにより絶縁されている。一方、ｐ
＋半導体基板２１の裏面には、金属のアノード電極３］
が形成されている。
２２ｂはｎベース層２２を構成する。ｎベース層２２の
表面には、第１．第２ｐ拡散領域２３．２４が離間して
選択的に形成され、第１ｐ拡散領域２３の表面中央には
ｎ＋拡散領域２５が選択的に形成されている。第２ｐ拡
散領域２４とｎ＋拡散領域２５の表面で挟まれたｎ エ
ピタキシャル層２２ｂおよび第１ｐ拡散領域２３の表面
上には酸化膜より成るゲート絶縁膜２６が形成され、そ
のゲート絶縁膜２６上にはポリシリコンより成るゲート
電極２７か形成されている。また、層間絶縁膜２９に設
けられたコンタクトホール３０ａ、３０ｂを介してそれ
ぞれ第２ｐ拡散領域２４およびｎ＋拡散領域２５の表面
に接触するように金属のカソード電極２８が設けられ、
このカソード電極２８とゲート電極２７とは上記層間絶
縁膜２９を介することにより絶縁されている。一方、ｐ
＋半導体基板２１の裏面には、金属のアノード電極３］
が形成されている。
第２図および第３図は、第１図の構造の平面パターンの
一例を示す図である。第２図の平面パターンでは、第１
．第２ｐ拡散領域２３．２４およｎ＋拡散領域２５は正
方形の島状に形成されている。また第３図の平面パター
ンでは、第１．第２ｐ拡散領域２３．２４およびｎ＋拡
散領域２５はストライプ状に形成されている。第２図、
第３図におけるＩ−１線に沿った断面構造が第１図の断
面図に相当する。
一例を示す図である。第２図の平面パターンでは、第１
．第２ｐ拡散領域２３．２４およｎ＋拡散領域２５は正
方形の島状に形成されている。また第３図の平面パター
ンでは、第１．第２ｐ拡散領域２３．２４およびｎ＋拡
散領域２５はストライプ状に形成されている。第２図、
第３図におけるＩ−１線に沿った断面構造が第１図の断
面図に相当する。
第４図は、第１図のサイリスタの等価回路を示す回路図
である。ｎベース層２２．第１ｐ拡散領域２３．ｎ＋拡
散領域２５をそれぞれコレクタベース、エミッタとして
ｎｐｎトランジスリス１１が形成され、ｐ＋半導体基板
２１．ｎベース層２２、第１ｐ拡散領域２３をそれぞれ
エミッタ。
である。ｎベース層２２．第１ｐ拡散領域２３．ｎ＋拡
散領域２５をそれぞれコレクタベース、エミッタとして
ｎｐｎトランジスリス１１が形成され、ｐ＋半導体基板
２１．ｎベース層２２、第１ｐ拡散領域２３をそれぞれ
エミッタ。
ベース、コレクタとしてｐｎｐ トランジスタＱ］２か
形成されている。また、ｎ＋拡散領域２５゜ｎ エピタ
キシャル層２２ｂをそれぞれソーストレインとし、ゲー
ト電極２７直下の第１ｐ拡散領域２３の表面部分をチャ
ネル領域としてｎ Ｍ ＯＳトランジスタ０１３が形成
され、第１ｐ拡散領域２３．第２ｐ拡散領域２４をそれ
ぞれソース。
形成されている。また、ｎ＋拡散領域２５゜ｎ エピタ
キシャル層２２ｂをそれぞれソーストレインとし、ゲー
ト電極２７直下の第１ｐ拡散領域２３の表面部分をチャ
ネル領域としてｎ Ｍ ＯＳトランジスタ０１３が形成
され、第１ｐ拡散領域２３．第２ｐ拡散領域２４をそれ
ぞれソース。
ドレインとし、ゲート電極２７直下のｎ エピタキシャ
ル層２２ｂの表面部分をチャネル領域としてｐＭＯＳト
ランジスタＱ １．４が形成されている。
ル層２２ｂの表面部分をチャネル領域としてｐＭＯＳト
ランジスタＱ １．４が形成されている。
ｎＭＯ８）ランリスタ０１３のしきい電圧は、第１ｐ拡
散領域２３の不純物濃度とｎ＋拡散領域２５の不純物濃
度とで決定される。またｐＭＯｓトランジスタリス１．
４のしきい電圧は、ｎ−エピタキシャル層２２ｂの不純
物濃度により決定される。
散領域２３の不純物濃度とｎ＋拡散領域２５の不純物濃
度とで決定される。またｐＭＯｓトランジスタリス１．
４のしきい電圧は、ｎ−エピタキシャル層２２ｂの不純
物濃度により決定される。
このため、両ＭＯＳトランジスタ０１３．Ｑ１４の特性
は独立に制御することかできる。
は独立に制御することかできる。
次に動作を説明する。第１図のサイリスタをターンオン
させるためには、アノード電極３１をカソード電極２８
よりも高電位にした状態で、ｎＭＯ５）ランジスク０１
３を所定時間オンさせる。
させるためには、アノード電極３１をカソード電極２８
よりも高電位にした状態で、ｎＭＯ５）ランジスク０１
３を所定時間オンさせる。
ゲート電極２７に正電圧を印加すると、ｎ Ｍ ＯＳト
ランジスタ０１３がオンし、ゲート電極２７直下の第１
ｐ拡散領域２３の表面近傍に形成されたチャネルを通じ
て、電子がｐｎｐ）ランシスタＱ１２のベース（ｎベー
ス層２２）に注入される。
ランジスタ０１３がオンし、ゲート電極２７直下の第１
ｐ拡散領域２３の表面近傍に形成されたチャネルを通じ
て、電子がｐｎｐ）ランシスタＱ１２のベース（ｎベー
ス層２２）に注入される。
これに応答してｐｎｐ）ランリスタＱ１２はオンし、ト
ランジスタの増幅作用により、そのコレクタにかけて多
量のホールが流れる。このホールのうちの一部は第２ｐ
拡散領域２４に流れ込みカソード電極２８に達するが、
残りのホールはｎｐｎトランジスリスｌｌのベース（第
１ｐ拡散領域２３）に流れ込む。これに応答してｎｐｎ
トランジスリスｌｌはオンし、トランジスタの増幅作用
により、そのコレクタにかけて多量の電子が流れる。
ランジスタの増幅作用により、そのコレクタにかけて多
量のホールが流れる。このホールのうちの一部は第２ｐ
拡散領域２４に流れ込みカソード電極２８に達するが、
残りのホールはｎｐｎトランジスリスｌｌのベース（第
１ｐ拡散領域２３）に流れ込む。これに応答してｎｐｎ
トランジスリスｌｌはオンし、トランジスタの増幅作用
により、そのコレクタにかけて多量の電子が流れる。
この電子はｐｎｐトランジスリス１２のベース電流とし
て供給されるため、ｐｎｐ）ランシスタＱ１２は更に強
くオンする。この様に、−旦トランジスタＱ１２がオン
すると、トランジスタＱ１］。
て供給されるため、ｐｎｐ）ランシスタＱ１２は更に強
くオンする。この様に、−旦トランジスタＱ１２がオン
すると、トランジスタＱ１］。
０１２間に正帰還ループが形成されるため、トランジス
タＱｌｌ、Ｑ１２より成るサイリスタにラッチかかかる
。したがって、ｎＭＯ５）ランリスタＱ１３をオフさせ
ても、アノード電極３１．カソード電極２８間には電流
か流れ続ける。
タＱｌｌ、Ｑ１２より成るサイリスタにラッチかかかる
。したがって、ｎＭＯ５）ランリスタＱ１３をオフさせ
ても、アノード電極３１．カソード電極２８間には電流
か流れ続ける。
一方、第１図のサイリスタをターンオフさせるためには
、ｐＭＯ３ｈランシスタＱ １．４を所定時間オンさせ
る。ゲート電極２７に負電圧を印加すると、ｐＭＯＳト
ランジスタＱ １．４かオンし、ゲート電極２７直下の
ｎ エピタキシャル層２２ｂの表面近傍に形成されたチ
ャネルを通じて、ｎｐｎトランジスリスｌｌベースに注
入されるべきホールが第２ｐ拡散領域２４を介してカソ
ード電極２８に引き抜かれる。その結果、ｎｐｎトラン
ジスリス１１はオフし、これに続いてｐｎｐ ）ランリ
スタＱ１２もオフし、サイリスタのラッチが外れる。こ
のようにしてアノード電極３１．カソ−ド電極２８間に
流れていた主電流か遮断される。
、ｐＭＯ３ｈランシスタＱ １．４を所定時間オンさせ
る。ゲート電極２７に負電圧を印加すると、ｐＭＯＳト
ランジスタＱ １．４かオンし、ゲート電極２７直下の
ｎ エピタキシャル層２２ｂの表面近傍に形成されたチ
ャネルを通じて、ｎｐｎトランジスリスｌｌベースに注
入されるべきホールが第２ｐ拡散領域２４を介してカソ
ード電極２８に引き抜かれる。その結果、ｎｐｎトラン
ジスリス１１はオフし、これに続いてｐｎｐ ）ランリ
スタＱ１２もオフし、サイリスタのラッチが外れる。こ
のようにしてアノード電極３１．カソ−ド電極２８間に
流れていた主電流か遮断される。
以上のように、ＭＯＳトランジスリス１Ｂ、Ｏ１４に共
通のケート電極２７に正電圧を所定時間印加することに
より第１図のサイリスタはターンオンし、負電圧を所定
時間印加することによりタンオフする。
通のケート電極２７に正電圧を所定時間印加することに
より第１図のサイリスタはターンオンし、負電圧を所定
時間印加することによりタンオフする。
以上の動作を数式を用いて表現すると、次のようになる
。いま、バイポーラトランジスタＱ １． ＩＱ１２の
電流増幅率をα１１’ ＋２、コレクタ飽和電流をｌ
Ｃｏ１１” ＣＯ１２とし、ＭＯＳトランジスリス１３
．Ｏ１４のオン電流をＩ 、Ｉ とし、ｇｌｌ
ｇ１２ さらにｐｎｐ トランジスタＱ１２のコレクタ電流Ｉ
のうち第２ｐ拡散領域２４に流れ込むものの比率をｈ
、第１ｐ拡散領域２３に流れ込むものの比率を（１−ｈ
）とすると、アノード電流■４は ・・・（３） と表される。
。いま、バイポーラトランジスタＱ １． ＩＱ１２の
電流増幅率をα１１’ ＋２、コレクタ飽和電流をｌ
Ｃｏ１１” ＣＯ１２とし、ＭＯＳトランジスリス１３
．Ｏ１４のオン電流をＩ 、Ｉ とし、ｇｌｌ
ｇ１２ さらにｐｎｐ トランジスタＱ１２のコレクタ電流Ｉ
のうち第２ｐ拡散領域２４に流れ込むものの比率をｈ
、第１ｐ拡散領域２３に流れ込むものの比率を（１−ｈ
）とすると、アノード電流■４は ・・・（３） と表される。
ターンオン動作において、前述のように電流■ −０
の状態で電流Ｉ か流れることによｇ Ｉ ２
ｇ １．１リトランジスタＱ１２のベー
ス電流’ Ｂ１０が流れ始め、トランジスタＱ １．２
か動作開始する。そして、トランジスタＱ１２が動作し
たことによるコレクタ電流かトランジスタＱ １． ］
のヘベース電流 ゛ として供給され、トランジスタＱ
ｌｌ、ＱｌＬ １２を流れる電流か増大してくる。一般に、電流が増大
するにつれてα １ α も大きくなるので、加速度的
にアノード電流ＩＡは上昇する。そして、α ＋α −
ｈα１１α１２−１ ・・・（４）てサイリスタ
はオン状態となる。
の状態で電流Ｉ か流れることによｇ Ｉ ２
ｇ １．１リトランジスタＱ１２のベー
ス電流’ Ｂ１０が流れ始め、トランジスタＱ １．２
か動作開始する。そして、トランジスタＱ１２が動作し
たことによるコレクタ電流かトランジスタＱ １． ］
のヘベース電流 ゛ として供給され、トランジスタＱ
ｌｌ、ＱｌＬ １２を流れる電流か増大してくる。一般に、電流が増大
するにつれてα １ α も大きくなるので、加速度的
にアノード電流ＩＡは上昇する。そして、α ＋α −
ｈα１１α１２−１ ・・・（４）てサイリスタ
はオン状態となる。
一般的にｈ ４１． 、／ ２である。このときの （
４）代の条件を第５図の実線に示す。一方、第５図の点
線は従来のＭＣＴの前記（２）式の条件を示して（入る
。第５図の斜線領域の分たけ、この発明によるサイリス
タは従来のＭＣＴと比べてターンオンしにくいが、電流
Ｉ は本発明によるサイリスタｌｌ をターンオンさせるのに十分大きな値とすることが容易
にてきるので、二の事はほとんと問題とならない。
４）代の条件を第５図の実線に示す。一方、第５図の点
線は従来のＭＣＴの前記（２）式の条件を示して（入る
。第５図の斜線領域の分たけ、この発明によるサイリス
タは従来のＭＣＴと比べてターンオンしにくいが、電流
Ｉ は本発明によるサイリスタｌｌ をターンオンさせるのに十分大きな値とすることが容易
にてきるので、二の事はほとんと問題とならない。
一方、ターンオフ動作において、前述のように電流１
−０の状態て電流Ｉ か流れる。いｇｌｌ
ｇ＋２ ま、電流Ｉ に対する第２ｐ拡散領域２３やｐＭＯＳ
）ランリスクＱ １．４のチャネルでの抵抗成分をＲと
する。電流■ が流れることにより、１１
ｇ１２トランジスタＱ １．１のベー
スに流れ込んでいた電流が電流’ ｇ１２分たけ減少し
、（Ｚ １１” Ｃ！ １２ ｈ （Ｚ１□α１２も
減少してくる。抵抗成分Ｒ１、ての電圧降下Ｉｇ１．２
Ｒ１１がトランジスタＱｌｌのベース・エミッタ間順バ
イアス電圧として与えられており、この電圧降下がトラ
ンジスタＱｌｌのベース・エミッタ間順方向電圧よりも
小さくなるとトランジスタＱ １．１の電流増幅率α１
１が急激に小さくなる。
−０の状態て電流Ｉ か流れる。いｇｌｌ
ｇ＋２ ま、電流Ｉ に対する第２ｐ拡散領域２３やｐＭＯＳ
）ランリスクＱ １．４のチャネルでの抵抗成分をＲと
する。電流■ が流れることにより、１１
ｇ１２トランジスタＱ １．１のベー
スに流れ込んでいた電流が電流’ ｇ１２分たけ減少し
、（Ｚ １１” Ｃ！ １２ ｈ （Ｚ１□α１２も
減少してくる。抵抗成分Ｒ１、ての電圧降下Ｉｇ１．２
Ｒ１１がトランジスタＱｌｌのベース・エミッタ間順バ
イアス電圧として与えられており、この電圧降下がトラ
ンジスタＱｌｌのベース・エミッタ間順方向電圧よりも
小さくなるとトランジスタＱ １．１の電流増幅率α１
１が急激に小さくなる。
その結果、α ＋α −ｈα１１α１２も加速度的に小
さくなり、α ＋α −ｈａ１１α１２＜１になるとサ
イリスタはターンオフする。
さくなり、α ＋α −ｈａ１１α１２＜１になるとサ
イリスタはターンオフする。
第１図の実施例では、ｎ＋拡散領域２５と第２ｐ拡散領
域２４は個別にカソード電極２８に接触しているので、
第１ｐ拡散領域２３の幅は十分に小さくすることかでき
、その結果、抵抗成分Ｒ１１を従来のＭ ＣＴの抵抗成
分Ｒ１と比べて十分に小さくすることができる。電流Ｉ
はカソード電流Ｉ と正の相関かあるため、カソー
ド電流１ｋが大きい状態でサイリスタをターンオフさせ
るべくＭＯＳ）ランリスクＱ１４を導通させると、大き
な電流Ｉ が流れる。しかし、」−述のように抵抗成
分Ｒ１１は十分小さな値に抑えることができるため、抵
抗成分Ｒての電圧降下ｒＲか１１ ｇ１
２ １１ トランジスタＱ１１のベース・エミッタ間順方向電圧を
越える（すなわちサイリスタかターンオフ不能になる）
電流Ｉ の値は、従来のＭＣＴにおける電流Ｉｇ□の
値と比べて十分に大きい。すなわち、この実施例によれ
ば、ターンオフ可能な最大主電流密度を従来と比べて大
きくてきる。
域２４は個別にカソード電極２８に接触しているので、
第１ｐ拡散領域２３の幅は十分に小さくすることかでき
、その結果、抵抗成分Ｒ１１を従来のＭ ＣＴの抵抗成
分Ｒ１と比べて十分に小さくすることができる。電流Ｉ
はカソード電流Ｉ と正の相関かあるため、カソー
ド電流１ｋが大きい状態でサイリスタをターンオフさせ
るべくＭＯＳ）ランリスクＱ１４を導通させると、大き
な電流Ｉ が流れる。しかし、」−述のように抵抗成
分Ｒ１１は十分小さな値に抑えることができるため、抵
抗成分Ｒての電圧降下ｒＲか１１ ｇ１
２ １１ トランジスタＱ１１のベース・エミッタ間順方向電圧を
越える（すなわちサイリスタかターンオフ不能になる）
電流Ｉ の値は、従来のＭＣＴにおける電流Ｉｇ□の
値と比べて十分に大きい。すなわち、この実施例によれ
ば、ターンオフ可能な最大主電流密度を従来と比べて大
きくてきる。
また、第５図より明らかなように、同しα１１α１２て
も、この実施例のサイリスタは従来のＭＣＴよりも斜線
領域の分たけターンオフしやすくなっている。この事か
らも、この実施例によるサイリスタではターンオフ可能
な最大主電流密度を従来のＭＣＴと比べて大きくするこ
とができる。
も、この実施例のサイリスタは従来のＭＣＴよりも斜線
領域の分たけターンオフしやすくなっている。この事か
らも、この実施例によるサイリスタではターンオフ可能
な最大主電流密度を従来のＭＣＴと比べて大きくするこ
とができる。
第６Ａ図〜第６Ｄ図は、第１図のサイリスタの製造方法
の一例を示す断面図である。まず、第６Ａ図に示すよう
に、ｐ＋半導体基板２］上にｎエピタキシャル層２２ａ
、ｎ””エピタキシャル層２２ｂを順次、エピタキシャ
ル成長法により堆積させる。次に、ｎ エピタキシャル
層２２ｂの表面を酸化して絶縁膜３２を全面に形成する
。そして、絶縁膜３２上全面にポリシリコン層およびフ
ォトレジストを順次形成し、写真製版によりフォトレジ
ストをパターニングしてフォトレジストパターン３３を
形成した後、このフォトレジストパターン３３をマスク
としてポリシリコン層をエツチングすることにより、ゲ
ート電極２７を形成する。
の一例を示す断面図である。まず、第６Ａ図に示すよう
に、ｐ＋半導体基板２］上にｎエピタキシャル層２２ａ
、ｎ””エピタキシャル層２２ｂを順次、エピタキシャ
ル成長法により堆積させる。次に、ｎ エピタキシャル
層２２ｂの表面を酸化して絶縁膜３２を全面に形成する
。そして、絶縁膜３２上全面にポリシリコン層およびフ
ォトレジストを順次形成し、写真製版によりフォトレジ
ストをパターニングしてフォトレジストパターン３３を
形成した後、このフォトレジストパターン３３をマスク
としてポリシリコン層をエツチングすることにより、ゲ
ート電極２７を形成する。
このケート電極２７直下の絶縁膜３２かゲート絶縁膜２
６となる。
６となる。
次に、フォトレジストパターン３３を除去し、ゲート電
極２７をマスクとしてポロン等のｐ型不純物を注入後、
アニールを行って注入した不純物を拡散させることによ
り、第６Ｂ図に示すように第１．第２ｐ拡散領域２３．
２４を形成する。アニール時に熱酸化により、表面全面
に酸化膜３４が形成される。
極２７をマスクとしてポロン等のｐ型不純物を注入後、
アニールを行って注入した不純物を拡散させることによ
り、第６Ｂ図に示すように第１．第２ｐ拡散領域２３．
２４を形成する。アニール時に熱酸化により、表面全面
に酸化膜３４が形成される。
次に、第６Ｃ図に示すように、写真製版技術により酸化
膜３４をパターニングする。そして、図示しないリン等
のｎ型不純物を堆積させた後、アニールを行うことによ
り堆積したｎ型不純物を選択的に拡散させて、ｎ＋拡散
領域２５を形成する。
膜３４をパターニングする。そして、図示しないリン等
のｎ型不純物を堆積させた後、アニールを行うことによ
り堆積したｎ型不純物を選択的に拡散させて、ｎ＋拡散
領域２５を形成する。
次に、第６Ｄ図に示すように、全面を層間絶縁膜２９て
覆った後、写真製版技術を用いてこの層間絶縁膜２９に
コンタクトホール３０ａ、３０ｂを開口する。しかる後
、Ａ１１−５ｉスパツタ法によりＡｉ１層を堆積し、こ
れを選択的にエツチングすることによりカソード電極２
８を形成する。またｐ＋半導体基板２１の裏面に、蒸着
法によりＡΩのアノード電極３１を形成する。このよう
にして、第１図の構造か得られる。
覆った後、写真製版技術を用いてこの層間絶縁膜２９に
コンタクトホール３０ａ、３０ｂを開口する。しかる後
、Ａ１１−５ｉスパツタ法によりＡｉ１層を堆積し、こ
れを選択的にエツチングすることによりカソード電極２
８を形成する。またｐ＋半導体基板２１の裏面に、蒸着
法によりＡΩのアノード電極３１を形成する。このよう
にして、第１図の構造か得られる。
第７図は、この発明によるサイリスタの他の実施例を示
す断面図である。この実施例では、第２ｐ拡散領域２４
に重ねて、深さの深いｐ拡散領域２４ａを形成すること
により、第２ｐ拡散領域２４の深さを実質的に深くシて
いる。なお第７図では２回の拡散を行うことにより図示
の構造を得るように示しているか、１回の拡散により深
さの深い第２ｐ拡散領域２４を形成してもよい。このよ
うに第２ｐ拡散領域２４の深さを深くするのは、次のよ
うな理由による。すなわち、第１図の構造では第１．第
２ｐ拡散領域２３．２４が同−深さであるため、ｎベー
ス層２２と第２ｐ拡散領域２４の接合てアバランシェが
起るときは、ｎベース層２２と第１ｐ拡散領域２３の接
合でも同時にアバランシェが起る。このため、たとえゲ
ート電極２７を負バイアスしてｐＭＯＳトランジスタＱ
１４をオンさせていても、第１ｐ拡散領域２３でのアバ
ランシェ電流は一部、ｎ＋拡散領域２５に注入されて、
サイリスタかターンオンしてしまう恐れかある。そこで
、第７図のようにｐ拡散領域２４ａを設けて、第２ｐ拡
散領域２４の深さを実質的に深くシておくことにより、
アバランシェが必ず第２ｐ拡散領域２４のみて起るよう
にし、サイリスタの誤ターンオンを防止している。
す断面図である。この実施例では、第２ｐ拡散領域２４
に重ねて、深さの深いｐ拡散領域２４ａを形成すること
により、第２ｐ拡散領域２４の深さを実質的に深くシて
いる。なお第７図では２回の拡散を行うことにより図示
の構造を得るように示しているか、１回の拡散により深
さの深い第２ｐ拡散領域２４を形成してもよい。このよ
うに第２ｐ拡散領域２４の深さを深くするのは、次のよ
うな理由による。すなわち、第１図の構造では第１．第
２ｐ拡散領域２３．２４が同−深さであるため、ｎベー
ス層２２と第２ｐ拡散領域２４の接合てアバランシェが
起るときは、ｎベース層２２と第１ｐ拡散領域２３の接
合でも同時にアバランシェが起る。このため、たとえゲ
ート電極２７を負バイアスしてｐＭＯＳトランジスタＱ
１４をオンさせていても、第１ｐ拡散領域２３でのアバ
ランシェ電流は一部、ｎ＋拡散領域２５に注入されて、
サイリスタかターンオンしてしまう恐れかある。そこで
、第７図のようにｐ拡散領域２４ａを設けて、第２ｐ拡
散領域２４の深さを実質的に深くシておくことにより、
アバランシェが必ず第２ｐ拡散領域２４のみて起るよう
にし、サイリスタの誤ターンオンを防止している。
なお、第２ｐ拡散領域２４の深さを深くする代りに、不
純物濃度を高くすることによっても、上記と同じ効果か
得られる。
純物濃度を高くすることによっても、上記と同じ効果か
得られる。
また、第７図の構造では、ｐ＋半導体基板２１から注入
されたホールは第１ｐ拡散領域２３よりも第２ｐ拡散領
域２４の方により多く吸い込まれるので、（３）式のパ
ラメータｈの値が大きくなり、その結果、ターンオフ可
能な最大主電流密度をさらに上げることか可能になると
いう利点もある。
されたホールは第１ｐ拡散領域２３よりも第２ｐ拡散領
域２４の方により多く吸い込まれるので、（３）式のパ
ラメータｈの値が大きくなり、その結果、ターンオフ可
能な最大主電流密度をさらに上げることか可能になると
いう利点もある。
第８図は、この発明によるサイリスタのさらに他の実施
例を示す断面図である。この実施例では、第１．第２ｐ
拡散領域２３．２４間に挟まれたｎ−エピタキシャル層
２２ｂの表面にｐ 層３５を形成している。こうするこ
とにより、ｐＭＯｓトランジスタリス４のチャネル抵抗
が減少し、ターンオフ時にｐＭＯ３ｌ−ランリスクＱ１
４に流れる電流Ｉ に対する抵抗成分Ｒ１１を低下さ
せることができるので、ターンオフ可能な最大主電流密
度を向上させることかできる。また、この実施例によれ
ば、ｎ エピタキシャル層２２ｂの不純物濃度にかかわ
らす、ｐＭＯＳトランジスタＱ１４のしきい電圧をｐ
層３５の不純物濃度により任意に設定できるという利点
がある。
例を示す断面図である。この実施例では、第１．第２ｐ
拡散領域２３．２４間に挟まれたｎ−エピタキシャル層
２２ｂの表面にｐ 層３５を形成している。こうするこ
とにより、ｐＭＯｓトランジスタリス４のチャネル抵抗
が減少し、ターンオフ時にｐＭＯ３ｌ−ランリスクＱ１
４に流れる電流Ｉ に対する抵抗成分Ｒ１１を低下さ
せることができるので、ターンオフ可能な最大主電流密
度を向上させることかできる。また、この実施例によれ
ば、ｎ エピタキシャル層２２ｂの不純物濃度にかかわ
らす、ｐＭＯＳトランジスタＱ１４のしきい電圧をｐ
層３５の不純物濃度により任意に設定できるという利点
がある。
第９図は、この発明によるサイリスタのさらに他の実施
例を示す断面図である。この実施例では、第８図のｐ
層３５を設ける代りに、第１．第２ｐ拡散領域２３．２
４を接触させている。第１第２ｐ拡散領域２３．２４の
接触は、第１０図の平面図に示すように、部分的に行わ
れてもよい。
例を示す断面図である。この実施例では、第８図のｐ
層３５を設ける代りに、第１．第２ｐ拡散領域２３．２
４を接触させている。第１第２ｐ拡散領域２３．２４の
接触は、第１０図の平面図に示すように、部分的に行わ
れてもよい。
なお第１０図のＩＸ−ＩＸ線に沿った断面構造が第９図
に相当する。第１．第２ｐ拡散領域２３．２４を部分的
に接触させることにより、ｐＭＯ５）ランリスタＱ１４
のチャネル抵抗か実質的に減少し、第８図の実施例と同
様にターンオフ時にｐＭＯｓトランジスタリス４に流れ
る電流Ｉ に対する抵抗成分Ｒ１１を低下させること
かてきるのて、ターンオフ可能な最大主電流密度を向上
させることができる。
に相当する。第１．第２ｐ拡散領域２３．２４を部分的
に接触させることにより、ｐＭＯ５）ランリスタＱ１４
のチャネル抵抗か実質的に減少し、第８図の実施例と同
様にターンオフ時にｐＭＯｓトランジスタリス４に流れ
る電流Ｉ に対する抵抗成分Ｒ１１を低下させること
かてきるのて、ターンオフ可能な最大主電流密度を向上
させることができる。
以上説明したように、この発明によれば、第１導電型の
第１半導体層上に設けられた第２導電型の第２半導体層
の表面に、第１導電型の第１．第２半導体領域を離間し
て形成し、第１半導体領域の表面に第２導電型の第３半
導体領域を形成しているので、製造時に３重拡散でなく
２重拡散を用いれば済む。その結果、製造工程か簡単で
、タンオン、ターンオフ条件を独立して設定でき、しか
もターンオフ可能な最大主電流密度か大きいサイリスタ
およびその製造方法か得られるという効果がある。
第１半導体層上に設けられた第２導電型の第２半導体層
の表面に、第１導電型の第１．第２半導体領域を離間し
て形成し、第１半導体領域の表面に第２導電型の第３半
導体領域を形成しているので、製造時に３重拡散でなく
２重拡散を用いれば済む。その結果、製造工程か簡単で
、タンオン、ターンオフ条件を独立して設定でき、しか
もターンオフ可能な最大主電流密度か大きいサイリスタ
およびその製造方法か得られるという効果がある。
第１図はこの発明によるサイリスタの一実施例を示す断
面図、第２図および第３図は第１図の構造の平面パター
ンを示す平面図、第４図は第１図の構造の等価回路を示
す回路図、第５図はターンオン／ターンオフ特性を示す
グラフ、第６八図ないし第６Ｄ図は第１図のサイリスタ
の製造方法の一例を示す断面図、第７図ないし第９図は
この発明によるサイリスタの他の実施例を示す断面図、
第１０図は第９図の構造の平面パターンを示す平面図、
第１１図は従来のＭＣＴを示す断面図、第１２図は第１
１図のＭＣＴの等価回路を示す回路図である。 図において、２１はｐ＋半導体基板、２２はｎベース層
、２３は第１ｐ拡散領域、２４は第２ｐ拡散領域、２５
はｎ＋拡散領域、２６はゲート絶縁膜、２７はゲート電
極、２８はカソード電極、３１はアノード電極である。 なお、各図中同一符号は同一または相当部分を示す。 第４図
面図、第２図および第３図は第１図の構造の平面パター
ンを示す平面図、第４図は第１図の構造の等価回路を示
す回路図、第５図はターンオン／ターンオフ特性を示す
グラフ、第６八図ないし第６Ｄ図は第１図のサイリスタ
の製造方法の一例を示す断面図、第７図ないし第９図は
この発明によるサイリスタの他の実施例を示す断面図、
第１０図は第９図の構造の平面パターンを示す平面図、
第１１図は従来のＭＣＴを示す断面図、第１２図は第１
１図のＭＣＴの等価回路を示す回路図である。 図において、２１はｐ＋半導体基板、２２はｎベース層
、２３は第１ｐ拡散領域、２４は第２ｐ拡散領域、２５
はｎ＋拡散領域、２６はゲート絶縁膜、２７はゲート電
極、２８はカソード電極、３１はアノード電極である。 なお、各図中同一符号は同一または相当部分を示す。 第４図
Claims (4)
- （１）第１、第２主面を有する第１導電型の第１半導体
層と、 前記第１半導体層の第１主面上に形成された第２導電型
の第２半導体層と、 前記第２半導体層の表面に選択的に離間して形成された
第１導電型の第１、第２半導体領域と、前記第１半導体
領域の表面に選択的に形成された第２導電型の第３半導
体領域と、 前記第２半導体層の表面と前記第３半導体領域の表面と
で挟まれた前記第１半導体領域の表面上に形成された第
１絶縁膜と、 前記第１、第２半導体領域の表面に挟まれた前記第２半
導体層の表面上に形成された第２絶縁膜と、 前記第１絶縁膜上に形成された第１制御電極と、前記第
２絶縁膜上に形成された第２制御電極と、前記第２、第
３半導体領域に接触して形成された第１主電極と、 前記第１半導体層の第２主面上に形成された第２主電極
とを備えるサイリスタ。 - （２）前記第１、第２絶縁膜は共通の絶縁膜として形成
され、 前記第１、第２制御電極は共通の制御電極として形成さ
れる、請求項１記載のサイリスタ。 - （３）（ａ）第１、第２主面を有する第１導電型の第１
半導体層を準備する工程と、 （ｂ）前記第１半導体層の第１主面上に第２導電型の第
２半導体層を形成する工程と、 （ｃ）前記第２半導体層の表面に第１導電型の第１、第
２半導体領域を選択的に離間して形成する工程と、 （ｄ）前記第１半導体領域の表面に第２導電型の第３半
導体領域を選択的に形成する工程と、（ｅ）前記第２、
第３半導体領域の表面で挟まれた前記第２半導体層およ
び前記第１半導体領域の表面上に絶縁膜を形成する工程
と、 （ｆ）前記絶縁膜上に制御電極を形成する工程と、 （ｇ）前記第２、第３半導体領域に接触する第１主電極
を形成する工程と、 （ｈ）前記第１半導体層の第２主面上に第２主電極を形
成する工程とを備えるサイリスタの製造方法。 - （４）前記（ｃ）、（ｄ）の工程は、前記（ｅ）、（ｆ
）の工程の後で行い、 前記（ｃ）の工程は、前記（ｆ）の工程で形成された前
記制御電極をマスクとした自己整合により前記第１、第
２半導体領域を形成する工程を含み、前記（ｄ）の工程
は、前記（ｆ）の工程で形成された前記制御電極をマス
クとした自己整合により前記第３半導体領域を形成する
工程を含む、請求項３記載のサイリスタの製造方法。
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