JPS62214431A - メモリアクセス機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、ビットマツプ・コントローラのフレームメモ
リアクセス機構に関する。

し従来の技術］ 近年、計算機処理性能の高度化に伴い、図形情報や画像
情報を扱える等、画面表示機能についても高機能化が図
られている。特に、フレームメモリを備え、文字や図形
情報をコードでなくドツト（画素）に分解してそのまま
フレームメモリに格納し、そのドツトイメージをそのま
まＣＲＴに表示するビットマツプ・ディスプレイ方式は
、複雑な図形１ｉ！ｉｉ＠情報を扱うことができ採用例
も多くなっている。

ところで、このようなビットマツフ６式はＣＩ）Ｕがフ
レームメモリを直接アクセスするシステムとなっており
、ＣＲＴ上にビット単位で表示する表示データはＣＰＵ
の指令のもとてフレームメモリに蓄えられ、また読み出
される。そして、ビットマツプコントローラがフレーム
スＥりに対するアクセスを制御している。このフレーム
メモリは、カラー表示する場合は色別（例えば、Ｒ（レ
ッド）、Ｇ（グリーン）、Ｂ（ブルー）の３原色）に最
低３面（プレーン）設けている。また、最近ではカラー
表示の多色化や表示画面とは別の両面の？ｈ’ｉ等のた
め、さらにそれ以上の数のプレーンからなるフレームメ
七りを備えたシステムもある。

通常、これらのプレーンが複数ある場合には、ＣＰＵの
メインメモリ等と同様に１次元（あるいは、アドレスの
上位ビットと下位ビットを列と行に分（プて考える場合
には２次元）状にアドレスのみで区別するように並べて
配置されている。

第４図は、従来のビットマツプ方式におけるフレームス
［りのメモリマツプの一例を示す。１１１図において、
フレームメモリは３プレーンより構成され、プレーン１
，２．３はそれぞれＲＧＢの色に対応するプレーンであ
る。これらのプレーンは、低位のアドレスから高位のア
ドレスに順次）ＩＱへて配置されている。

ところが、上記のような配置のフレームメモリにＩ３い
てＣＲＴ画面上のある位置を書き変える場合、複数プレ
ーンについて同じデータを出ぎ込みたい場合がある。例
えば、第４図のメモリマツプにおいで、プレーン１．．
２．３のそれぞれについて表示変更したい所望のＣＲ１
一画面位置に対応するアドレスの部分を同じデータに書
き変えるような場合である。このとき、同じデータを調
ぎ込むにもかかわらずフレームメモリのライトアクセス
は３回必要である。また、多くのカラータイプを使用す
る等のためプレーン数を数多く有した高機能のビットマ
ツプコントローラにおいては、さらにスルーブツトが悪
くなるという問題点があった。

［発明が解決しようとする問題点］ 本発明の目的は、上述の従来形における問題点に鑑み、
プレーンへの占き込みアクセスを同１１．７に複数プレ
ーン行なうことにより、フレームメモリへのアクセス回
数を少なくし、ピッ１−マツプコントローラのスループ
ットを向上させることができるメモリアクセス機構を提
供することにある。

［問題点を解決するための手段］ 上記の目的を達成するため、本発明のメモリアクセス機
構は、フレームメモリを構成する複数のプレーンを同一
アドレス空間に重ねて配置するとともに該プレーンのう
ち１つ以上を指定するセレクト信号を発生する手段を備
え、上記フレームメモリに対する書き込みは上記セレク
ト信号により指定されたプレーンのすべてについて同一
の指定アドレスに同時書き込みすることを特徴とする。

これにより、フレームメモリへのアクセス回数を少なく
し、ビットマツプコントローラのスルーブツトを向上さ
せることができる。

本発明のメモリアクセス機構は、後）ｄ；の実施例に示
すように、例えば前段のラッチ等からの出力である各プ
レーンの選択信号どリード／ライト信号笠をコントロー
ル回路に入力し、その出力であるレレク１−信号により
同一アドレスに配置された各プレーンをセレクトするも
のである。このコントロール回路は、実際にはＰＬＡ　
（プログラマブル［Ｊシックアレイ）等の論理１０１つ
で実現できる。

また、本Ｊｉ明のメモリアクヒス機構にＩ３いて、フレ
ームメモリの読み出しを、各プレーン間に予め定めた（
９先順位に従いＬレフト信号ににり指定されたプレーン
から所定のプレーンを選択して行なうこととすればフレ
ームメモリから表示データの読み出しも行なうことがで
きる。

［実　施　例］ 以下、図面を用いて本発明の詳細な説明する。

第１図は、本発明の一実施例に係るメモリアクセス機構
の概略ブロック回路図である。ここではフレームメモリ
のプレーンの数を３としている。

第２図は、第１図の回路のコントロール回路の詳Ｒ１を
示す。

同図において、Ｉｏ＝１２はプレーン選択信号、Ｉ３は
アドレスデコード信号、ＳＴＢはストローブ信号、Ｉ４
はリード／ライト信号、０ｏ＝０２はプレーン選択出力
信号（セレクト信号）を示す。

また、ＡＤはプレーン１．２．３にアクセスする際のア
ドレスを指定するアドレス信号、ＤＡＴＡは書き込みお
よび読み出しの際のデータ信号を示ず。プレーン１．２
．３はアドレス信号ＡＤで指定されるアドレスエリアに
市ねで配置されている。

また、これらのプレーン１，２．３はそれぞれ別個のメ
モリチップより構成されている。第３図は、プレーン１
，２．３をアドレスを重ねて配置した様子を示すメモリ
マツプである。

以下、上記構成の回路におけるフレームメモリのｔｇぎ
込みおよび読み出し動作について説明する。

まず、書き込みにおいてプレーン信号ＩＯ〜Ｉ２は、前
段においてラッチ等で前もって設定しておく。プレーン
選択出力信号Ｏｏ〜０２は、各プレーン毎のメモリシス
テムのセレクト信号として、あるいはそのメしりがダイ
ナミックメモリ等であればカラムアドレスストローブ信
号ＣＡＳとしてメモリシステムに入力する。

このコントロール回路において、ライ１〜（占き込み）
８作時はアドレスデコード信号ｌ３−１、リード／ライ
ト信号１４−０となる。ここで、例えばプレーン選択信
号ｔｏ”−１ｚが１ｏ＝１゜１＋　＝０．１２　＝１と
設定されているとする。このとき、グー１〜Ｇ＋　、Ｇ
５がオンして、セレクト信号Ｏｏ　＊　０２は１となっ
て出力される。従って、プレーン１．３が選択され、こ
れらのプレーンに対しライト動作が行なわれる。

次に、リード（読み出し）動作時においては、アドレス
デコード信号１３＝１．リード／ライト信号１４−１と
なり、ゲートＧ２だけがオンして、セレクト信号Ｏｏか
ら１が出力される。ゲートＧ６もオンしようとするが、
ゲートＧ２がオンしてゲートＧ６のオンするのを禁止し
ている。つまり、プレーン１の方がプレーン３より優先
順位が高く、この場合プレーン１だけからリード動作が
行なわれる。

本実施例によれば、第１図に示すように、各プレーンの
選択信号（前段のラッチ出力）とリード／ライト信号等
をコントロール回路（実際はＰＡＬｌつ）に入力し、そ
の出力で各プレーンをセレクトする構成としたので、以
下のような効果がある。

（１）プレーン選択信号で選択しておけば、その選択さ
れたプレーンに同時に書き込みアクセスが可能どなるの
で、アクセス回数が減少しスルーブツトが向上する。

（２）読み出しアクセスの際は、もし複数のプレーンが
選択されていたら優先順位を付け、その高位のプレーン
だけ読み出すことができる。

［発明の効果］ 以上説明したように、本発明によれば、フレームメモリ
を構成する複数のプレーンを同一アドレス空間に配置し
セレクト信号でプレーンを指定して同時書き込みするよ
うにしているので、フレームメモリへのアクセス回数を
少なくし、ピットマツプコントローラのスループットを
向上させることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例に係るメモリアクセス機構
の概略ブロック回路図、 第２図は、第１図のコントロール回路の詳細な回路図、 第３図は、本実施例におけるフレームメモリのプレーン
の配置を示すメモリマツプを示す図、第４図は、従来の
ビットマツプ方式にお【ノるフレームメ七りのメモリマ
ツプの一例を示す図である。 Ｉｏ、Ｉ＋、Ｉ２・・・プレーン選択信号、Ｏｏ　、０
１，０２・・・プレーンセレクト信号、Ｉ３・・・アド
レスデコード信号、 Ｉ４・・・リード／ライト信号。

Claims (1)

1. 【特許請求の範囲】 １、フレームメモリを構成する複数のプレーンを同一ア
   ドレス空間に重ねて配置するとともに該プレーンのうち
   １つ以上を指定するセレクト信号を発生する手段を備え
   、上記フレームメモリに対する書き込みは上記セレクト
   信号により指定されたプレーンのすべてについて同一の
   指定アドレスに同時書き込みすることを特徴とするメモ
   リアクセス機構。 ２、前記フレームメモリの読み出しは、前記各プレーン
   間に予め定めた優先順位に従い前記セレクト信号により
   指定されたプレーンから所定のプレーンを選択して読み
   出しを行なう特許請求の範囲第１項記載のメモリアクセ
   ス機構。