JPS62214729A - Ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、Ｄ／Ａ　（デジタル−アナログ）変換技術
、さらには電流加算型のＤ／Ａ変換ＩＣ（半導体集積回
路装置）に適用して有効な技術に関するもので、たとえ
ば、ラダー抵抗を用いたＤ／Ａ変換器に利用して有効な
技術に間するものである。

［従来の技術］ Ｄ／Ａ変換器については、たとえば米国特許４゜０９２
．６３９号明細書に記載されたような電流加算型のもの
がある。

ここで、本発明者は、その電流加算型Ｄ／Ａ変換器の構
成について検討した。以下は、公知とされた技術ではな
いが、本発明者によって検討された技術であり、その概
要は次のとおりである。

第９図は本発明者によって検討されたＤ／Ａ変換器の構
成を示す。

同図に示すＤ／Ａ変換器は電流加算型のものであって、
先ず、複数のバイポーラ・トランジスタＱ１〜Ｑ８．Ｑ
８、抵抗ラダー１、およびスイッチ回路２などを有する
。

複数のバイポーラ・トランジスタＱ１〜Ｑ８゜Ｑ８はそ
れぞれ、共通の基準電圧源Ｖｒｅｆがらベース電圧が与
えられるとともに、そのエミッタ面積の大きさくＸ１２
８．Ｘ６４．Ｘ３２．Ｘｌ６、Ｘ８．Ｘ４．Ｘ２．Ｘｌ
、Ｘｉ）が１／２のベキ級数にした′がって重み付けさ
れている。これによって、その複数のバイポーラ・トラ
ンジスタＱ１〜Ｑ８．Ｑ８は、その重み付けされたエミ
ッタ面積の比すなわち１／２のベキ級数にしたがってそ
れぞれに重み付けされた電流（Ｉ／２．Ｉ／４、Ｉ／８
．Ｉ／１６．Ｉ／３２．Ｉ／６４．１／１２８．Ｉ／２
５６．Ｉ／２５６）を流す。このとき、°各バイポーラ
・トランジスタＱ１〜Ｑ８゜Ｑ８のベース・エミッタ間
電圧Ｖｌｌｌ！は、そのエミッタ面積が重み付けされて
いることにより互いに同一値に揃えられ、これによって
各バイポーラ・トランジスタＱ１〜Ｑ８．Ｑ８のエミッ
タ電位が同一に揃えられるようになっている。

抵抗ラダー１は、１対２の抵抗比をもつ２種類の抵抗Ｒ
と２Ｒを直並列にラダー接続したものであって、各バイ
ポーラ・トランジスタＱ１〜Ｑ８゜Ｑ８にそれぞれ１／
２ベキ級数にしたがって重み付けされた電流Ｉ／２〜Ｉ
／２５６を分流する。

抵抗ラダー１の一端には、各バイポーラ・トランジスタ
Ｑ１〜Ｑ８をそれぞれに流れる分流電流■／２〜Ｉ／２
５６の合計電流Ｉ　（Ｉ＝Ｉ／２＋Ｉ／４＋Ｉ／８＋Ｉ
／１６＋Ｉ／３２＋Ｉ／６４＋Ｉ／１２８＋Ｉ／２５６
＋Ｉ／２５６）を引くための定電流回路３が接続されて
いる。

スイッチ回路２は並列デジタル入力信号Ｄｉｎのビット
数（８ビツト）に対応する数（８個）の選択切換スイッ
チ回路を有する。各選択切換スイッチ回路の選択状態は
デジタル入力信号ＤｉｎのビットデータＢ７〜Ｂｏに基
づいて個々に制御される。各選択切換スイッチ回路はそ
れぞれ、詳細な図示は省略するが、バイポーラ・トラン
ジスタなどの能動素子によって構成され、１つの選択端
子と２つの被選択端子を等測的に有する。この場合、各
選択端子はそれぞれ対応するバイポーラ・トランジスタ
Ｑ１〜Ｑ８に接続される。また、２つの被選択端子は、
その一方が出力ラインに共通接続され、その他方が電源
電位Ｖ＋に共通接続されている。これにより、その出力
ラインがら、デジタル入力信号Ｄｉｎのデータ値に対応
する大きさの出力電流ＩＯが取り出されるようになって
いる。この出力電流Ｉｏは、要すれば、電流−電圧変換
回路（Ｉ−Ｖ）５によって電圧出力Ｖｏｕｔに変換され
る。

なお、図中の最右端側のバイポーラ・トランジスタＱ８
はｒ／２５６の分流を得るためのものであって、電源Ｖ
＋から直接Ｉ／２５６の電流を流す。

以上のようにして、電流加算型のＤ／Ａ変換器が構成さ
れている。

［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらがとされた。

すなわち、上述したＤ／Ａ変換器では、複数のバイポー
ラ・トランジスタＱ１〜Ｑ８にそれぞれに流れる電流Ｉ
／２〜Ｉ／２５６を重み付けするために、各バイポーラ
・トランジスタＱ１〜Ｑ８のエミッタ面積の大きさくＸ
１２８〜×１）にそれぞれ重み付けを行っていた。とこ
ろが、そのエミッタ面積に重み付けを行うと、たとえば
８ビットの変換能力をもつためには、最大で２の（８−
１）乗すなわち１２８倍も大きさが異なる８種類ものバ
イポーラ・トランジスタＱ１〜Ｑ８をそれぞれに非常に
高い比精度をもって形成しなければならない。このため
、たとえば製造工程などにおいて、個々のバイポーラ・
トランジスタに対する寸法の管理が非常に面倒になって
しまう。また、面積比の大きな多種類のバイポーラ・Ｉ
・ランジスタを形成するために、全体のレイアウト形状
はど′うしても不整形とならざるを得す、このため、ス
ペース効率の良いレイアウトにすること、つまりレイア
ウト設計の最適化が非常に難しくなる、といったような
問題点のあることが本発明者らによって明らかとされた
。

本発明の目的は、Ｄ／Ａ変換器などを構成する素子、と
くに、重み付けされた電流を流す複数のバイポーラ・ト
ランジスタの寸法種類を少なくできるようにし、これに
より、高精度を維持しつつ、たとえば製造工程などにお
ける寸法の管理あるいはレイアウト設計の最適化などを
行いやすくする。

という技術を提供するものである。

本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添付図面からあきらかになるであ
ろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、ｎ＋１　（ｎは任意の整数）個の電流分岐を
有する抵抗ラダーによってそれぞれに重み付けされる分
流電流をｎ＋１個のバイポーラ・トランジスタによって
流すとともに、ｎ番目までのバイポーラ・トランジスタ
がそれぞれ対応する電流分岐に流す電流をｎビットのデ
ジタル入力信号のとットデータに基づいて加算する電流
加算型のＤ／Ａ変換器にあって、ｎ番目までのバイポー
ラ・トランジスタのエミッタ面積を１種類に揃える一方
、そのｎ番目までのバイポーラ・トランジスタのエミッ
タ電位を同じに揃えるような分圧を上記抵抗ラダー内に
て生じさせる補正電流源を備え、さらにこの補正電流源
をｎ＋１番目の電流分岐に接続されたバイポーラ・トラ
ンジスタを用いて構成する、というものである。

［作用］ 上記した手段によれば、それぞれに重み付けされた電流
を流すｎ番目までのバイポーラ・トランジスタの寸法種
類が１種類に揃えられるので、高精度を維持しつつ、た
とえば製造工程などにおける寸法の管理あるいはレイア
ウト設計の最適化などを行いやすくする、という目的が
達成される。

［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図はこの発明が適用されたＤ／Ａ変換器の一実施例
を示す。

先ず、同図に示すＤ／Ａ変換器は電流加算型のものであ
って、抵抗ラダー１、ｎ＋１　（ｎは２以上の任意の整
数）個のバイポーラ・トランジスタＱ１〜Ｑｎ＋１、お
よびスイッチ回路２などからなる。

抵抗ラダー１は、ｎ＋１個の電流分岐にそれぞれ所定の
電流（Ｉ／２．Ｉ／４．Ｉ／８．　　・・・。

ｒ／２”　、１／２”　＋Ｉ　ｘ）　を分１する。コノ
場合、ｎ番目までの電流分岐には１／２のベキ級数にし
たがって重み付けされた電流（■／２〜■／２ｎ＞が流
される。また、ｎ＋１番目の電流分岐には、ｎ番目の電
流分岐に分流される電流Ｉｆ（１１＝１／２’）に後述
する補正電流Ｉｘを加えた電流Ｉ２　（Ｉ２＝Ｉ　１＋
Ｉｘ＝Ｉ／２’　＋Ｉｘ）が流される。

ｎ＋１個のバイポーラ・トランジスタＱ１〜Ｑｎ＋１は
、上記ｎ＋１個の電流分岐に対応して設けられたもので
あって、共通の基準電圧源Ｖｒｅｆからベース電圧が与
えられるとともに、対応する電流分岐にそれぞれ所定の
分流電流（工／２〜Ｉ／２ｎ、１／２’＋Ｉｘ）をｆｉ
ｔ。

スイッチ回路２は、ｎ番目までのバイポーラ・トランジ
スタＱ１〜Ｑｎがｎ番目までの対応する電流分岐にそれ
ぞれに流す電流（工／２〜Ｉ／２ｎ）をｎビットのデジ
タル入力信号Ｄｉｎのとットデータに基づいて加算する
。そして、その加算された電流が変換出力電流■０とし
て取り出される。

なお、ｎ＋１番目のバイポーラ・トランジスタＱｎ＋１
に流れる電流Ｉ　２　（Ｉ　２＝Ｉ／２”　＋ＩＸ）は
、スイッチ回路２を経ずに電源Ｖ十から直接供給される
。

ここで、ｎ番目までのバイポーラ・トランジスタＱ１〜
Ｑｎのエミッタ面積は同じに揃えられている。このｎ番
目のバイポーラ・トランジスタＱ１〜Ｑｎは、１対２の
抵抗比をもつ２種類の抵抗Ｒと２Ｒを直並列してなる抵
抗ラダ一部に接続されている。これにより、ｎ番目まで
のバイポーラ・トランジスタＱ１〜Ｑｎはそれぞれ、１
／２のベキ級数にしたがって順次重み付けされた分流電
流（工／２〜Ｉ／２ｎ）を対応する電流分岐に流す。

一方、残りのｎ＋１番目のバイポーラ・トランジスタＱ
ｎ＋１は、そのエミッタ面積（ｘＮ）がｎ番目までのバ
イポーラ・トランジスタＱ１〜Ｑｎのエミッタ面積（×
１）の２倍の大きさくＮ＝２）に設定されている。この
ｎ＋１番目のバイポーラ・トランジスタＱｎ＋１は、そ
のエミッタが抵抗Ｒｘを介して抵抗ラダー１のｎ番目の
電流分岐に接続されている。このｎ番目の電流分岐に接
続された抵抗Ｒｘはｎ＋１番目の電流分岐をなす。

このように、ｎ＋１番目のバイポーラ・トランジスタＱ
ｎ＋１のエミッタ面積（ｘＮ）をｎ番目までのバイポー
ラ・トランジスタＱ１〜Ｑｎのエミッタ面積（×１）よ
りも大きくすることにより、そのｎ＋１番目のバイポー
ラ・トランジスタＱｎ＋１がｎ＋１番目の電流分岐に流
す分流電流工２は、ｎ番目のバイポーラ・トランジスタ
Ｑｎがｎ番目の電流分岐に流す電流Ｉ　１　（Ｉ　Ｌ＝
１／２”）よりもＩｘだけ増大させられるようになって
いる。

そして、この増大分すなわち補正電流Ｉｘが１１に重畳
して加算されることにより、ｎ番目までのバイポーラ・
トランジスタＱ１〜Ｑｎのエミッタ電位を一定に揃える
ような補正が行われるようになる。

この場合、ｎ番目までのバイポーラ・トランジスタＱ１
〜Ｑｎのエミッタ面積に対するｎ＋１番目のバイポーラ
・トランジスタＱｎ＋１のエミッタ面積の比（Ｎ）は、
そのｎ＋１番目の電流分岐に流される分流電流Ｉ２　（
Ｉ２＝Ｉ　１＋Ｉｘ＝１／２’＋Ｉｘ）の温度特性が最
小となるような値に設定される。具体的には、上記抵抗
ラダー１が１／２のベキ級数にしたがって重み付けされ
た電流（１／２〜１／２’　）を分流する場合は、ｎ番
目までのバイポーラ・トランジスタＱ１〜Ｑｎのエミッ
タ面積（×１）に対するｎ＋１番目のバイポーラ・トラ
ンジスタＱｎ＋　１のエミツタ面′ｇＩ（ｘＮ）の比が
２倍（Ｎ＝２）のときに、上記温度特性が最小になるこ
とが本発明者らによって明らかにされている。

以下、上述しなり／Ａ変換器の動作を数式を用いてさら
に具体的に示す。

先ず、バイポーラ・トランジスタのベース・エミッタ間
電圧ＶＢＥは、次の式（１）によって与えられる。

・　・　・　（１） ｋ：ボルツマン定数、Ｔ：絶対温度 ＩＨ：エミッタ面積、工ｓ：飽和電流値ここで、同じエ
ミッタ面積をもつｎ個のバイポーラ・トランジスタＱ１
〜Ｑｎに１／２のベキ級数にしたがって重み付けされた
電流（Ｉ／２．Ｉ／４．Ｉ／８．−−−　、Ｉ／２’　
）　が流りる。！、うにするためには、 Δ　Ｖ＝　　　　Ｖａｔ（ｎ　　　　　１　　）　　　
ｎ−Ｖａ　Ｅｎ＝−１ｎ（２２岬１とｉｍｖ 以上の計算例から、上記補正電流Ｉｘは、各バイポーラ
・トランジスタＱ１〜Ｑｎのエミッタ電位ＶＢが１８ｍ
Ｖずつ順次高くなるような分圧を抵抗ラダー１の各直列
抵抗Ｒにそれぞれに生じさせるような大きさであればよ
い。

つまり、上記補正電流Ｉｘは、 に ＝　　　１８ｍＶ／Ｒ［ｍＡコ となればよい。そして、このような補正電流ＩＸがｎ＋
１番目の電流分岐に加算されるように抵抗Ｒｘの値が定
められる。この抵抗Ｒｘの値は、次のようにして求めら
れる。

先ず、上述したように、ｎ番目のバイポーラ・トランジ
スタＱｎに流れる電流１１とｎ＋１番目のバイポーラ・
トランジスタＱｎ＋１に流れる電流Ｉ２の関係は、 Ｉ２＝　　１１＋Ｉｘ １１＝　　Ｉ／２ｎ　である。

また、第１図において、Ａ−Ｂ間の電位差とＣ−０間の
電位差が同じなので、 ＋Ｉｘ）＋（Ｖａｔ ２ｎ　　　　２’ ＝Ｒｘ　　・　Ｉｘ ｑ とおく。

以上のようにして、Ｒｘを求めることができる。

したがって、たとえばＲ＝ＩＫΩ、ｎ＝５ビツト、Ｉ＝
２．５６ｍＡの場合のＲｘの値は、上記式からＲｘ＝１
．８１６Ｒが求められる。

また、上記式のＲｘは温度特性をもっている。

この温度特性は、Ｎ＝２つまり前記バイポーラ・トラン
ジスタＱｎ＋１のエミツタ面積比（Ｎ）を２倍にすれば
よい。このＮ＝２の条件では、絶対温度ＴによるＲｘの
変化がゼロになる。

以上のようにして、Ｄ／Ａ変換器を構成する素子、とく
に、重み付けされた電流（Ｉ／２．Ｉ／４、Ｉ／８．−
−　＝　、Ｉ／２”　）　を流を複数（１）バイポーラ
・トランジスタＱ１〜Ｑｎの寸法種類を少なくすること
ができるようになり、これにより、高精度を維持しつつ
、たとえば製造工程などにお゛ける寸法の管理あるいは
レイアウト設計の最適化などを行いやすくすることがで
きるようになる。

第２図は前記スイッチ回路２の具体的な構成例を示す。

また、第３図は第２図に示したスイッチ回路２の等価回
路を示す。

第２図および第３図に示すように、スイッチ回路２は並
列デジタル入力信号Ｄｉｎのビット数（ｎビット）に対
応する数（ｎ個）の選択切換スイッチ回路を有する。各
選択切換スイッチ回路の選択状態はデジタル入力信号Ｄ
ｉｎの各ビットデータに基づいて個々に制御される。各
選択切換スイッチ回路はそれぞれ、バイポーラ・トラン
ジスタＱ３１〜Ｑ３５および抵抗ＲＥによる２段カスケ
ード接続型のカレントスイッチによって構成され。

１つの選択端子と２つの被選択端子を等測的に有する。

この場合、各選択端子はそれぞれ対応するバイポーラ・
トランジスタＱ１〜Ｑｎのコレクタに接続される。また
、２つの被選択端子はそれぞれに共通接続される。そし
て、その一方の共通接続側から、デジタル入力信号Ｄｉ
ｎのデータ値に対応する大きさの出力電流１ｏが加算さ
れて取り出されるようになっている。

゛　なお、第２図において、Ｖｓｌ、Ｖｓ２．Ｖｓ３は
それぞれ一定の基準電圧を示す。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、抵抗ラダ
ー１は１／２のベキ級数以外の電流分岐をもつものであ
ってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤ／Ａ変換器に適用
した場合について説明したが、それに限定されるもので
はなく、たとえば、Ａ／Ｄ変換器などにも適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、Ｄ／Ａ変換器などにあって、重み付けされた
電流を流す複数のバイポーラ・トランジスタの寸法種類
を少なくすることができ、これにより、高精度を維持し
つつ、たとえば製造工程などにおける寸法の管理あるい
はレイアウト設計の最適化などを行いやすくすることが
できる、という効果がある。

【図面の簡単な説明】

第１図はこの発明による技術が適用されたＤ／Ａ変換器
の一実施例を示す回路図、 第２図はこの発明に係るＤ／Ａ変換器にて使用されるス
イッチ回路の構成例を部分的に示す回路路図、 第４図はこの発明に先立って検討されたＤ／Ａ変換器の
構成例を示す回路図である。 １・・・抵抗ラダー、２・・・スイッチ回路、３・・・
定電流回路、Ｑ１〜Ｑｎ・・・重み付けされた電流を流
すバイポーラ・トランジスタ、Ｑｎ＋１・・・エミッタ
面積の大きなバイポーラ・トランジスタ、Ｉｘ・・・Ｑ
１〜Ｑｎのエミッタ電位を揃えるために抵抗ラダーに重
畳・加算されＤバ 第　　２　　図 第　　３　　図 ρ−

Claims (1)

1. 【特許請求の範囲】 １、ｎ＋１（ｎは２以上の任意の整数）個の電流分岐を
   もつことによりｎ番目までの電流分岐に所定のベキ級数
   にしたがって順次重み付けされた電流を分流する抵抗ラ
   ダーと、上記ｎ＋１個の電流分岐にそれぞれ所定の分流
   電流を流すｎ＋１個のバイポーラ・トランジスタと、ｎ
   番目までのバイポーラ・トランジスタがそれぞれｎ番目
   までの対応する電流分岐に流す電流をｎビットのデジタ
   ル入力信号のビットデータに基づいて加算し出力するス
   イッチ回路とを備えたＤ／Ａ変換器であって、ｎ番目ま
   でのバイポーラ・トランジスタのエミッタ面積を同じに
   揃える一方、残りのｎ＋１番目のバイポーラ・トランジ
   スタのエミッタ面積をｎ番目までのバイポーラ・トラン
   ジスタのエミッタ面積よりも大きくすることにより、こ
   のｎ＋１番目のバイポーラ・トランジスタがｎ＋１番目
   の電流分岐に流す分流電流をｎ番目のバイポーラ・トラ
   ンジスタがｎ番目の電流分岐に流す電流よりも増大させ
   、この増大分によって、ｎ番目までのバイポーラ・トラ
   ンジスタのエミッタ電位を一定に揃えるような補正を行
   わせるようにしたことを特徴とするＤ／Ａ変換器。 ２、ｎ番目までのバイポーラ・トランジスタのエミッタ
   面積に対するｎ＋１番目のバイポーラ・トランジスタの
   エミッタ面積の比は、そのｎ＋１番目の電流分岐に流さ
   れる分流電流の温度特性が最小となるような比に設定さ
   れていることを特徴とする特許請求の範囲第１項記載の
   Ｄ／Ａ変換器。 ３、上記抵抗ラダーが１／２のベキ級数にしたがって重
   み付けされた電流を分流するとともに、ｎ番目までのバ
   イポーラ・トランジスタのエミッタ面積に対するｎ＋１
   番目のバイポーラ・トランジスタのエミッタ面積の比が
   ２倍に設定されていることを特徴とする特許請求の範囲
   第１項または第２項記載のＤ／Ａ変換器。