JPS6222484A - Ｍｏｓ集積回路装置の製造方法 - Google Patents
Ｍｏｓ集積回路装置の製造方法Info
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- JPS6222484A JPS6222484A JP16220785A JP16220785A JPS6222484A JP S6222484 A JPS6222484 A JP S6222484A JP 16220785 A JP16220785 A JP 16220785A JP 16220785 A JP16220785 A JP 16220785A JP S6222484 A JPS6222484 A JP S6222484A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ集積回路装置の製造方法に関し、特に
高耐圧ＭＯＳ型トランジスタのＰｆｉあるいはＮ型ソー
ス・ドレイン導電層の形成方法に関する。
高耐圧ＭＯＳ型トランジスタのＰｆｉあるいはＮ型ソー
ス・ドレイン導電層の形成方法に関する。
従来、高耐圧のＭＯＳ型トランジスタを実現する為には
、ドレイン端からの空乏層の伸びによる耐圧低下を回避
する為に第２図に示すように、所望する導電形のソース
及びドレインを低濃度層８及び高濃匿層７とから成る二
重構造にする必要がある。なお第２図においては１はシ
リコン半導体基板、３社ゲート電極、４は配線、５ｉ１
酸化膜。
、ドレイン端からの空乏層の伸びによる耐圧低下を回避
する為に第２図に示すように、所望する導電形のソース
及びドレインを低濃度層８及び高濃匿層７とから成る二
重構造にする必要がある。なお第２図においては１はシ
リコン半導体基板、３社ゲート電極、４は配線、５ｉ１
酸化膜。
６はゲート酸化膜である〇
従来、仁のテバイス構造を実現する為には、第。
３図（１３〜（Ｃ）の方法によシ行なわれていた。
まず、あ３図（ａ）に示すように、シリコン半導体基板
１を熱酸化し厚い酸化族５を形成し１次に７オトレジス
ト２をマスクとして選択的にエツチングし、開孔部を通
して所望する導電型の不純物をイオン注入し低濃度７１
１８を形成する。次に第３図（ｂ）に示すように１再ひ
熱酸化し低濃度層領域８を厚い酸化族で扱う。次いで第
３図（Ｃ）に示すようＫこの熱酸化膜を選択的に除去し
、低１ｉ！１ＩＩｉＬ層と同一の不純物を熱拡散あるい
祉イオン注入によシ導入し、高濃度層７を形成し、二ｌ
構造のソース・ドレイン領域を形成していた。次いでゲ
ート領域の酸化族を除去し、ゲート酸化膜、ゲート電極
を形成していた。
１を熱酸化し厚い酸化族５を形成し１次に７オトレジス
ト２をマスクとして選択的にエツチングし、開孔部を通
して所望する導電型の不純物をイオン注入し低濃度７１
１８を形成する。次に第３図（ｂ）に示すように１再ひ
熱酸化し低濃度層領域８を厚い酸化族で扱う。次いで第
３図（Ｃ）に示すようＫこの熱酸化膜を選択的に除去し
、低１ｉ！１ＩＩｉＬ層と同一の不純物を熱拡散あるい
祉イオン注入によシ導入し、高濃度層７を形成し、二ｌ
構造のソース・ドレイン領域を形成していた。次いでゲ
ート領域の酸化族を除去し、ゲート酸化膜、ゲート電極
を形成していた。
上述した従来の高耐圧ＭＯＳ屋）ランジスタにおける二
重構造のソース及びドレインの製造方法は、低濃度層及
び高濃度層を形成する為に、２度のフォトリングラフィ
を要する為、工程が長いと云う欠点がある。＊に、２度
のフォトリングラフィの為に目合わせ精度を考慮して、
高濃度層と低濃度層とのマージンを大きくとる必要があ
ル、素子の小社化、高密度化の障害となっていた。
重構造のソース及びドレインの製造方法は、低濃度層及
び高濃度層を形成する為に、２度のフォトリングラフィ
を要する為、工程が長いと云う欠点がある。＊に、２度
のフォトリングラフィの為に目合わせ精度を考慮して、
高濃度層と低濃度層とのマージンを大きくとる必要があ
ル、素子の小社化、高密度化の障害となっていた。
本発明り上記した従来の欠点を除去し、高耐圧ＭＯＳデ
バイスに不可欠なソース及びドレインの低濃度層と高濃
度層とから成る二Ｎ構造を一度のフォトリング２フイで
しかも自己整合的に実現できクエーハ裂造プロセスを短
縮することができ、しかも二重構造が精度よく形成でき
るＭＯＳ集積囲路装置の製造方法を提供することを目的
とする。
バイスに不可欠なソース及びドレインの低濃度層と高濃
度層とから成る二Ｎ構造を一度のフォトリング２フイで
しかも自己整合的に実現できクエーハ裂造プロセスを短
縮することができ、しかも二重構造が精度よく形成でき
るＭＯＳ集積囲路装置の製造方法を提供することを目的
とする。
本発明のＭＯＳ集積回路装置の製造方法は、高濃度層及
び低濃度層からなるソースあるいはドレインを有する高
耐圧ＭＯＳ）ランジスタを含むＭＯＳ集積回路装置の製
造方法において、シリコン半導体基板上にその一部がゲ
ート絶Ｉｊ＆膜となる薄 あいシリコン酸
化膜を形成する工程と、該シリコン駿化製上にイオン注
入に対してマスク性のあるゲート電極金属を付着させる
工程と、ソース・ドレイン形成領域上に開孔部を有する
フォトレジストパターンを形成する工程と、核フォトレ
ジストをマスクとしてゲート電極金属をエツチングしソ
ース・ドレイン形成領域上開孔部を鳴しサイドエツチン
グのされたゲート電極族を形成する工程と。
び低濃度層からなるソースあるいはドレインを有する高
耐圧ＭＯＳ）ランジスタを含むＭＯＳ集積回路装置の製
造方法において、シリコン半導体基板上にその一部がゲ
ート絶Ｉｊ＆膜となる薄 あいシリコン酸
化膜を形成する工程と、該シリコン駿化製上にイオン注
入に対してマスク性のあるゲート電極金属を付着させる
工程と、ソース・ドレイン形成領域上に開孔部を有する
フォトレジストパターンを形成する工程と、核フォトレ
ジストをマスクとしてゲート電極金属をエツチングしソ
ース・ドレイン形成領域上開孔部を鳴しサイドエツチン
グのされたゲート電極族を形成する工程と。
前記フォトレジストをマスクとして高濃坂不純物のイオ
ン注入を行い高鎖就層を形成する工程と。
ン注入を行い高鎖就層を形成する工程と。
前記フォトレジストを除去し前記ゲート電極族をマスク
として低線度不純物のイオン注入を行い低濃度層を形成
する工程とを含んで構成される・〔実施例〕 次に、本発明について図面を参照して説明する。
として低線度不純物のイオン注入を行い低濃度層を形成
する工程とを含んで構成される・〔実施例〕 次に、本発明について図面を参照して説明する。
第１図（１）〜（Ｃ）は本発明の一冥施例を説明するた
めに工程順に示した断面図である◎ まず、第１図（ａ）に示すように、シリコン半導体基板
ｌの一生面に通常の熱酸化法を用いて５００〜１００Ｏ
Ａ程度の熱酸化膜５を成長させる。次に、ソース及びド
レイン形成の際のマスクとなるゲート電極族となるアル
ミニウム９を１μｍ程度全面に被着させる。次にアルミ
ニウム９を選択エツチングするための高濃度層の７オト
レジストパターン２を形成する 次に、第１図（ｂ） Ｋ示すように、フォトレジスト２
をマスクとしてアルミニウムをウェットエツチングする
。この場合、ウェットエツチングの等方性を駒用して、
アルミニウムのサイドエツチングを行う。このサイドエ
ツチング量は、高濃度層と低濃度層とのオーバーラツプ
を決定するものであるからハシゴパターン等を用いて管
理する必要がある。このサイドエツチング量は必要条件
によシ変化するのがα３〜２５μｍ程度が要求される。
めに工程順に示した断面図である◎ まず、第１図（ａ）に示すように、シリコン半導体基板
ｌの一生面に通常の熱酸化法を用いて５００〜１００Ｏ
Ａ程度の熱酸化膜５を成長させる。次に、ソース及びド
レイン形成の際のマスクとなるゲート電極族となるアル
ミニウム９を１μｍ程度全面に被着させる。次にアルミ
ニウム９を選択エツチングするための高濃度層の７オト
レジストパターン２を形成する 次に、第１図（ｂ） Ｋ示すように、フォトレジスト２
をマスクとしてアルミニウムをウェットエツチングする
。この場合、ウェットエツチングの等方性を駒用して、
アルミニウムのサイドエツチングを行う。このサイドエ
ツチング量は、高濃度層と低濃度層とのオーバーラツプ
を決定するものであるからハシゴパターン等を用いて管
理する必要がある。このサイドエツチング量は必要条件
によシ変化するのがα３〜２５μｍ程度が要求される。
次いでウェットエツチング後％まずフォトレジストをマ
スクとしてイオン注入を行い高＊ｔ一層７を形成する。
スクとしてイオン注入を行い高＊ｔ一層７を形成する。
次に％第１図（Ｃ）に示すように、フォトレジストを剥
離し、次にアルミニウム９をマスクとしてイオン注入を
行い低１１度層８を形成する。しかるとき紘低濃度Ｍ８
．高鎖度層７の二Ｘ構造を有するソース・ドレインを形
成することができる。
離し、次にアルミニウム９をマスクとしてイオン注入を
行い低１１度層８を形成する。しかるとき紘低濃度Ｍ８
．高鎖度層７の二Ｘ構造を有するソース・ドレインを形
成することができる。
この後アルミニウムを全面除去し１次いで、通常の方法
に従い８０００人程襄全面酸化し、ゲート酸化膜形成、
コンタクトホール形成、アルミニウム蒸着、アルミニウ
ムのパターニング、カバー被着等の工程を経て、高耐圧
ＭＯＳアルミグー）ＭＯＳトランジスタは完成する。
に従い８０００人程襄全面酸化し、ゲート酸化膜形成、
コンタクトホール形成、アルミニウム蒸着、アルミニウ
ムのパターニング、カバー被着等の工程を経て、高耐圧
ＭＯＳアルミグー）ＭＯＳトランジスタは完成する。
なお、上記実施例ではマスク性のあるゲート電極として
Ａｊを用いたが、多結晶シリコン、シリサイド、高融点
金属等を用いてもよい。
Ａｊを用いたが、多結晶シリコン、シリサイド、高融点
金属等を用いてもよい。
以上説明した様に本発明り、ゲート電極膜のサイドエッ
チを積極的に用いる事によシ、高耐圧ＭＯＳデバイスに
不可欠なソース及びドレインの低濃度層と高酸度層とか
ら成る二重構造を、一度のフォトリングラフィで実現可
能でア）、ウェーハ製造プロセスを短縮する事が出来る
。
チを積極的に用いる事によシ、高耐圧ＭＯＳデバイスに
不可欠なソース及びドレインの低濃度層と高酸度層とか
ら成る二重構造を、一度のフォトリングラフィで実現可
能でア）、ウェーハ製造プロセスを短縮する事が出来る
。
また、従来必要であった低濃度層と高濃度層との目合わ
せが不要となシ、それらのオーバーラツプは、ウェット
エッチによるアルミのサイドエッチのみで決定されるの
で、二重構造が精度良く形成出来る。
せが不要となシ、それらのオーバーラツプは、ウェット
エッチによるアルミのサイドエッチのみで決定されるの
で、二重構造が精度良く形成出来る。
第１因（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めに工程順に示した断面図、第２図は従来の二重圧ＭＯ
Ｓ）ランジスタの製造方法を説明するために工程順に示
した断面図である。 １・・・・・・シリコン半導体基板、２・・・・・・フ
ォトレジスと、３・・・・・・ゲート電極、４・・・・
・・配線％５・・・・・・酸化膜（Ｓｉｎｓ）、６・・
・・・・ゲート酸化膜、７・・・・・・高濃度層（ソー
ス・ドレイン）、８・・・・・・低濃度層（ソースｅド
レイン）、９・・・・・・マスクアルミニウム。 代理人 弁理士 内 原 晋、′ｌ）’、 、：
ｉ、’：”’ ）”）゛・：、−１ ＄ １ 回 第 ２ 回
めに工程順に示した断面図、第２図は従来の二重圧ＭＯ
Ｓ）ランジスタの製造方法を説明するために工程順に示
した断面図である。 １・・・・・・シリコン半導体基板、２・・・・・・フ
ォトレジスと、３・・・・・・ゲート電極、４・・・・
・・配線％５・・・・・・酸化膜（Ｓｉｎｓ）、６・・
・・・・ゲート酸化膜、７・・・・・・高濃度層（ソー
ス・ドレイン）、８・・・・・・低濃度層（ソースｅド
レイン）、９・・・・・・マスクアルミニウム。 代理人 弁理士 内 原 晋、′ｌ）’、 、：
ｉ、’：”’ ）”）゛・：、−１ ＄ １ 回 第 ２ 回
Claims (1)
- 高濃度層及び低濃度層からなるソースあるいはドレイン
を有する高耐圧ＭＯＳトランジスタを含むＭＯＳ集積回
路装置の製造方法において、シリコン半導体基板上にそ
の一部がゲート絶縁膜となる薄いシリコン酸化膜を形成
する工程と、該シリコン酸化膜上にイオン注入に対して
マスク性のあるゲート電極金属を付着させる工程と、ソ
ース・ドレイン形成領域上に開孔部を有するフォトレジ
ストパターンを形成する工程と、該フォトレジストをマ
スクとしてゲート電極金属をエッチングしソース・ドレ
イン形成領土上開孔部を有しサイドエッチングのされた
ゲート電極膜を形成する工程と、前記フォトレジストを
マスクとして高濃度不純物のイオン注入を行い高濃度層
を形成する工程と、前記フォトレジストを除去し前記ゲ
ート電極膜をマスクとして低濃度不純物のイオン注入を
行い低濃度層を形成する工程とを含むことを特徴とする
ＭＯＳ集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16220785A JPS6222484A (ja) | 1985-07-22 | 1985-07-22 | Ｍｏｓ集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16220785A JPS6222484A (ja) | 1985-07-22 | 1985-07-22 | Ｍｏｓ集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6222484A true JPS6222484A (ja) | 1987-01-30 |
Family
ID=15750005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16220785A Pending JPS6222484A (ja) | 1985-07-22 | 1985-07-22 | Ｍｏｓ集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222484A (ja) |
-
1985
- 1985-07-22 JP JP16220785A patent/JPS6222484A/ja active Pending
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