JPS6243341B2 - - Google Patents
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- Publication number
- JPS6243341B2 JPS6243341B2 JP55123153A JP12315380A JPS6243341B2 JP S6243341 B2 JPS6243341 B2 JP S6243341B2 JP 55123153 A JP55123153 A JP 55123153A JP 12315380 A JP12315380 A JP 12315380A JP S6243341 B2 JPS6243341 B2 JP S6243341B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- insulating film
- opening
- gate
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/60—Wet etching
- H10P50/66—Wet etching of conductive or resistive materials
- H10P50/663—Wet etching of conductive or resistive materials by chemical means only
- H10P50/667—Wet etching of conductive or resistive materials by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
- H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
- H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
- H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
- H10P50/268—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas of silicon-containing layers
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関するもので
あり、特にMOS型半導体装置に於て、高密度、
高速化を図り、かつ表面を平担にする事により、
低消費電力化し、歩留りを向上させることを目的
とする。
あり、特にMOS型半導体装置に於て、高密度、
高速化を図り、かつ表面を平担にする事により、
低消費電力化し、歩留りを向上させることを目的
とする。
最近、半導体装置特に第１図に示すような
MOS型半導体装置は、微細化が進み高速、高密
度化となつてきた。
MOS型半導体装置は、微細化が進み高速、高密
度化となつてきた。
ここで第１図のMOS型FETに於て、１はシリ
コン基板、２はゲート用多結晶シリコン、３は配
線層、４はソース領域、５はドレイン領域、６は
シリコン酸化膜、７はAl電極である。
コン基板、２はゲート用多結晶シリコン、３は配
線層、４はソース領域、５はドレイン領域、６は
シリコン酸化膜、７はAl電極である。
この様な従来のMOS型FETに於て寸法基準が
２μｍ程度になると配線抵抗が大きくなり、配線
抵抗が素子のスピードに大きく影響してくる為、
配線抵抗を下げることが必要であり、その方法と
して、(1)多結晶シリコン膜を厚くする(2)不純物量
を多くする(3)配線層を金属にする等の方法が考え
られる。上記(1)の方法に於て第１図の多結晶シリ
コン膜の配線層３を形成する場合、微細なパター
ンをエツチングする方法として、ドライエツチン
グ方式（例えば反応性スパツタエツチング）が用
いられている。ドライエツチング方式の特徴とし
て横方向の入り込量、いわゆるサイドエツチング
量が非常に少ない点がある反面、欠点としてパタ
ーン側面が急俊になる為、膜厚が厚くなればなる
程、後の工程で膜を形成すると、その膜の急俊な
段部で段切れが生じ易くなる。次に(2)の方法では
多結晶シリコン膜への不純物の固溶限界があり、
かつ不純物の注入をイオン注入法で行なう場合、
注入量が多いと時間が長くなる。又その為イオン
注入時の基板温度が高くなり、イオン注入マスク
として一般に使われている感光性樹脂にクラツク
が生じたりパターン変形を生じ、工程不良が発生
する恐れがある。次に(3)の方法では配線用マスク
が別に最底１枚多くなる為、工程数も増え作業性
が悪くなる等の問題が生じる。
２μｍ程度になると配線抵抗が大きくなり、配線
抵抗が素子のスピードに大きく影響してくる為、
配線抵抗を下げることが必要であり、その方法と
して、(1)多結晶シリコン膜を厚くする(2)不純物量
を多くする(3)配線層を金属にする等の方法が考え
られる。上記(1)の方法に於て第１図の多結晶シリ
コン膜の配線層３を形成する場合、微細なパター
ンをエツチングする方法として、ドライエツチン
グ方式（例えば反応性スパツタエツチング）が用
いられている。ドライエツチング方式の特徴とし
て横方向の入り込量、いわゆるサイドエツチング
量が非常に少ない点がある反面、欠点としてパタ
ーン側面が急俊になる為、膜厚が厚くなればなる
程、後の工程で膜を形成すると、その膜の急俊な
段部で段切れが生じ易くなる。次に(2)の方法では
多結晶シリコン膜への不純物の固溶限界があり、
かつ不純物の注入をイオン注入法で行なう場合、
注入量が多いと時間が長くなる。又その為イオン
注入時の基板温度が高くなり、イオン注入マスク
として一般に使われている感光性樹脂にクラツク
が生じたりパターン変形を生じ、工程不良が発生
する恐れがある。次に(3)の方法では配線用マスク
が別に最底１枚多くなる為、工程数も増え作業性
が悪くなる等の問題が生じる。
また第１図のゲート用多結晶シリコン２上にシ
リコン酸化膜６の開孔部を形成する時、開孔部が
大きくなつたり、あるいは開孔部の位置がずれる
と、ゲート用多結晶シリコン２とシリコン基板１
の表面のソース領域４あるいはドレイン領域５の
一部が露出する事になり、後にAl電極７を形成
した時に、ゲート部とソースあるいはドレイン間
でシヨートとなる。したがつて(1)の方法を使用す
る場合が多いが、この場合、先に述べたように
Al配線の段切れが発生する恐れがあり、この対
策を行なう必要がある。本発明は、この対策方法
を提供するものである。
リコン酸化膜６の開孔部を形成する時、開孔部が
大きくなつたり、あるいは開孔部の位置がずれる
と、ゲート用多結晶シリコン２とシリコン基板１
の表面のソース領域４あるいはドレイン領域５の
一部が露出する事になり、後にAl電極７を形成
した時に、ゲート部とソースあるいはドレイン間
でシヨートとなる。したがつて(1)の方法を使用す
る場合が多いが、この場合、先に述べたように
Al配線の段切れが発生する恐れがあり、この対
策を行なう必要がある。本発明は、この対策方法
を提供するものである。
本発明は上記従来の欠点を除去する為、半導体
装置が微細化されても製造方法が容易なセルフ・
アライン的な埋込み方式を利用したものであり、
以下本発明の一実施例をＮチヤネルMOS型FET
の製造方法を示す第２図ａ〜ｈをもとにして詳細
に説明する。
装置が微細化されても製造方法が容易なセルフ・
アライン的な埋込み方式を利用したものであり、
以下本発明の一実施例をＮチヤネルMOS型FET
の製造方法を示す第２図ａ〜ｈをもとにして詳細
に説明する。
第２図ａに於て、Ｐ型シリコン基板１１を選択
的に酸化してフイールド酸化膜１２をほぼ表面が
平担になる様に、例えば、酸化前にＰ型シリコン
基板１１を少しエツチングして、その後酸化して
表面を盛り上げ、基板表面を平担にする（この工
程は図示せず）。その後ｎ型不純物層１３を例え
ば1011〜1012cm-2、数10KVでイオン注入せしめ、
選択的に能動領域の表面層付近に形成する。次に
第２図ｂに示すように気相成長法等によりシリコ
ン酸化膜１４を3000〜8000Åの厚さに形成する。
この場合、シリコン酸化膜１４の膜厚が厚い程、
次の工程である感光性樹脂の埋込みが容易とな
る。次に第２図ｃに於て、ゲート領域となる開孔
部１５を〜２μｍ程度に形成する。次に900℃水
蒸気中で15分ぐらい酸化せしめ、開孔部１５のシ
リコン基板表面にゲート酸化膜１６を約500Åの
厚さに形成する。続いてゲート酸化膜１６の直下
のシリコン基板表面はｎ型でデプリーシヨン型と
なつている為、一部エンハンスメント型とする時
には、Ｐ型不純物を数10KVで1011〜1013cm-2ゲー
ト酸化膜１６の直下にイオン注入し、Ｐ型に反転
さす。図面にはＰ型イオン注入を行なつた領域
（ｎ型領域を分離させて示している）を示してい
る。
的に酸化してフイールド酸化膜１２をほぼ表面が
平担になる様に、例えば、酸化前にＰ型シリコン
基板１１を少しエツチングして、その後酸化して
表面を盛り上げ、基板表面を平担にする（この工
程は図示せず）。その後ｎ型不純物層１３を例え
ば1011〜1012cm-2、数10KVでイオン注入せしめ、
選択的に能動領域の表面層付近に形成する。次に
第２図ｂに示すように気相成長法等によりシリコ
ン酸化膜１４を3000〜8000Åの厚さに形成する。
この場合、シリコン酸化膜１４の膜厚が厚い程、
次の工程である感光性樹脂の埋込みが容易とな
る。次に第２図ｃに於て、ゲート領域となる開孔
部１５を〜２μｍ程度に形成する。次に900℃水
蒸気中で15分ぐらい酸化せしめ、開孔部１５のシ
リコン基板表面にゲート酸化膜１６を約500Åの
厚さに形成する。続いてゲート酸化膜１６の直下
のシリコン基板表面はｎ型でデプリーシヨン型と
なつている為、一部エンハンスメント型とする時
には、Ｐ型不純物を数10KVで1011〜1013cm-2ゲー
ト酸化膜１６の直下にイオン注入し、Ｐ型に反転
さす。図面にはＰ型イオン注入を行なつた領域
（ｎ型領域を分離させて示している）を示してい
る。
次に第２図ｄにおいてシリコン酸化膜１４をエ
ツチングせしめソース及びドレイン領域となる開
孔部１７，１８を形成する。同時に配線層領域の
開孔部１９も形成する。
ツチングせしめソース及びドレイン領域となる開
孔部１７，１８を形成する。同時に配線層領域の
開孔部１９も形成する。
次に第２図ｅにおいて多結晶シリコン２０をシ
リコン酸化膜１４とほぼ同じ膜厚になるように気
相成長法等により形成する。この場合ｎ型不純物
として例えばリンを同時に拡散するか、イオン注
入法等により導入し、熱処理後ソース領域１７′
及びドレイン領域１８′となるＰ型シリコン基板
１１との直接コンタクト領域を形成する。
リコン酸化膜１４とほぼ同じ膜厚になるように気
相成長法等により形成する。この場合ｎ型不純物
として例えばリンを同時に拡散するか、イオン注
入法等により導入し、熱処理後ソース領域１７′
及びドレイン領域１８′となるＰ型シリコン基板
１１との直接コンタクト領域を形成する。
次に第２図ｆに於て、多結晶シリコン膜２０上
に粘度の小さいネガ型ホトレジスト２１を塗布
し、多結晶シリコン２０の凹部に厚く、凸部には
薄く形成する。この場合例えば粘度10cstで段差
5000Åの時約２μｍ幅の凸部上には100Å以下で
かつ、凹部は完全に埋込まれる条件が得られてい
る。次にこの凸部上の薄いネガ型ホトレジスト２
１を酸素プラズマエツチングにより除去せしめ、
凸部の多結晶シリコン膜２０を露出さす。次にフ
レオンガスを用いてプラズマエツチングにより、
上記凹部のネガ型ホトレジスト２１をマスクに多
結晶シリコン膜２０をエツチングし、シリコン酸
化膜１４の表面が露出するまでエツチングする。
次にネガ型ホトレジスト２１を除去すると、表面
がほぼ平担なシリコン酸化膜１４の開孔部に多結
晶シリコンのソース、ゲート、ドレイン領域の多
結晶シリコン電極１７″，１５′，１８″が埋込ま
れた形となる。次に表面全体にシリコン酸化膜２
２を気相成長法等により形成する。これを第２図
ｇに示す。
に粘度の小さいネガ型ホトレジスト２１を塗布
し、多結晶シリコン２０の凹部に厚く、凸部には
薄く形成する。この場合例えば粘度10cstで段差
5000Åの時約２μｍ幅の凸部上には100Å以下で
かつ、凹部は完全に埋込まれる条件が得られてい
る。次にこの凸部上の薄いネガ型ホトレジスト２
１を酸素プラズマエツチングにより除去せしめ、
凸部の多結晶シリコン膜２０を露出さす。次にフ
レオンガスを用いてプラズマエツチングにより、
上記凹部のネガ型ホトレジスト２１をマスクに多
結晶シリコン膜２０をエツチングし、シリコン酸
化膜１４の表面が露出するまでエツチングする。
次にネガ型ホトレジスト２１を除去すると、表面
がほぼ平担なシリコン酸化膜１４の開孔部に多結
晶シリコンのソース、ゲート、ドレイン領域の多
結晶シリコン電極１７″，１５′，１８″が埋込ま
れた形となる。次に表面全体にシリコン酸化膜２
２を気相成長法等により形成する。これを第２図
ｇに示す。
次に第２図ｈに於て、シリコン酸化膜２２を選
択的にエツチングせしめ、各多結晶シリコン電極
上に開孔部を形成し、Al２３をスパツタ蒸着法
等により形成し、配線処理を施こし、MOS型
FETを完成する。
択的にエツチングせしめ、各多結晶シリコン電極
上に開孔部を形成し、Al２３をスパツタ蒸着法
等により形成し、配線処理を施こし、MOS型
FETを完成する。
以上の本発明を用いる事により、以下の効果が
得られる。
得られる。
(1) 微細化が非常に容易であり、高速・高密度化
が図り易い。
が図り易い。
(2) レジストの埋込み方法を用いる為、微細にな
ればなる程、埋込まれ易くなり、表面の平担化
が容易となる。この事は、段切れ防止に寄与
し、歩留り向上が図れ、工業上有益なものであ
る。
ればなる程、埋込まれ易くなり、表面の平担化
が容易となる。この事は、段切れ防止に寄与
し、歩留り向上が図れ、工業上有益なものであ
る。
第１図は従来のMOS型FETの断面図、第２図
ａ〜ｈは本発明の一実施例を説明するための
MOS型FETの製造方法を示す工程の断面図であ
る。 １１……半導体基板（Ｐ型シリコン基板）、１
２……第１の絶縁膜（フイールド酸化膜）、１３
……導電性不純物（ｎ型不純物層）、１４……第
２の絶縁膜（シリコン酸化膜）、１５……第２の
開口部（開口部）、１６……第３の絶縁膜（ゲー
ト酸化膜）、１７，１８，１９……第３の開口部
（開口部）、２０……導電性物質（多結晶シリコ
ン）、２２……第４の絶縁膜（シリコン酸化膜）、
２３……配線パターン（Al）。
ａ〜ｈは本発明の一実施例を説明するための
MOS型FETの製造方法を示す工程の断面図であ
る。 １１……半導体基板（Ｐ型シリコン基板）、１
２……第１の絶縁膜（フイールド酸化膜）、１３
……導電性不純物（ｎ型不純物層）、１４……第
２の絶縁膜（シリコン酸化膜）、１５……第２の
開口部（開口部）、１６……第３の絶縁膜（ゲー
ト酸化膜）、１７，１８，１９……第３の開口部
（開口部）、２０……導電性物質（多結晶シリコ
ン）、２２……第４の絶縁膜（シリコン酸化膜）、
２３……配線パターン（Al）。
Claims (1)
- １ 半導体基板の表面に設けた第１の絶縁膜に能
動領域となる第１の開口部を形成し、この第１の
開口部に選択的に第１の導電性不純物を導入する
工程と、上記半導体基板表面に第２の絶縁膜を形
成しこの絶縁膜にゲート領域となる第２の開口部
を形成する工程と、この第２の開孔部に第３のゲ
ート用絶縁膜を形成し、上記第１の導電性不純物
と反対の第２の導電性不純物を導入する工程と、
上記第２の絶縁膜にソース及びドレイン領域とな
る第３の開孔部を形成し上記半導体基板表面に導
電性物質を上記第２の絶縁膜とほぼ同じ膜厚に形
成する工程と、上記第２の絶縁膜に形成された開
孔部の凹部に選択的にソース、ゲート及びドレイ
ン用電極となる上記導電性物質を残存させる工程
と、上記半導体基板表面に第４の絶縁膜を形成し
上記ソース、ゲート及びドレイン電極上に第４の
開口部を形成する工程と、上記第４の開口部に金
属薄膜を形成し配線パターンを形成する工程とを
備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55123153A JPS5748248A (en) | 1980-09-04 | 1980-09-04 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55123153A JPS5748248A (en) | 1980-09-04 | 1980-09-04 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5748248A JPS5748248A (en) | 1982-03-19 |
| JPS6243341B2 true JPS6243341B2 (ja) | 1987-09-12 |
Family
ID=14853487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55123153A Granted JPS5748248A (en) | 1980-09-04 | 1980-09-04 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5748248A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1189976B (it) * | 1986-02-21 | 1988-02-10 | Sgs Microelettronica Spa | Processo per la fabbricazione di transistori ad effetto di campo a "gate" isolato con giunzioni a profondita' nulla mediante planarizzazione |
| JPH01281322A (ja) * | 1988-05-09 | 1989-11-13 | Babcock Hitachi Kk | 複合プラントならびにその運転方法 |
| KR0167274B1 (ko) * | 1995-12-07 | 1998-12-15 | 문정환 | 씨모스 아날로그 반도체장치와 그 제조방법 |
-
1980
- 1980-09-04 JP JP55123153A patent/JPS5748248A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5748248A (en) | 1982-03-19 |
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