JPS62227766A - 熱転写プリンタのヘツド保護回路 - Google Patents
熱転写プリンタのヘツド保護回路Info
- Publication number
- JPS62227766A JPS62227766A JP61073217A JP7321786A JPS62227766A JP S62227766 A JPS62227766 A JP S62227766A JP 61073217 A JP61073217 A JP 61073217A JP 7321786 A JP7321786 A JP 7321786A JP S62227766 A JPS62227766 A JP S62227766A
- Authority
- JP
- Japan
- Prior art keywords
- period
- energization
- latch
- circuit
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/375—Protection arrangements against overheating
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔°概要〕
熱転写プリンタのサーマルヘッドを構成する抵抗体は、
長時間通電すると焼損する。
長時間通電すると焼損する。
本発明は通電周期ごとに再起動するタイマーを設け、タ
イマー計数中は通電データを有効とするとともに、計数
終了後は無効として通電を切断するヘッド保護回路を提
供する。
イマー計数中は通電データを有効とするとともに、計数
終了後は無効として通電を切断するヘッド保護回路を提
供する。
本発明は熱転写プリンタにおけるヘッド保護回路に関す
る。
る。
熱転写型シリアルドツトプリンタのサーマルヘッドは、
ドツトパターンのカラムに対応する複数の抵抗体で構成
されており、近年では、抵抗体とともに、抵抗体を通電
するためのトンドパターンデータ（通電データ）を保持
するランチ回路と、各ランチ回路にデータを分配するシ
フトレジスタとがヘッド部に搭載されて、通電データが
ヘッド部にドツトシリアルに転送されている。
ドツトパターンのカラムに対応する複数の抵抗体で構成
されており、近年では、抵抗体とともに、抵抗体を通電
するためのトンドパターンデータ（通電データ）を保持
するランチ回路と、各ランチ回路にデータを分配するシ
フトレジスタとがヘッド部に搭載されて、通電データが
ヘッド部にドツトシリアルに転送されている。
このため、上記ラッチ回路は、ノイズとか、また電源投
入時の不安定な状態により、ラッチされやすい状態にあ
る。
入時の不安定な状態により、ラッチされやすい状態にあ
る。
一方、サーマルヘッドは、焼損を防止するため通電時間
が制限されており、このため、前記ランチ回路は通電周
期ごとに書き換えられて制限時間を超過しないように制
御されている。
が制限されており、このため、前記ランチ回路は通電周
期ごとに書き換えられて制限時間を超過しないように制
御されている。
しかし、前述のごとくノイズ等がラッチされると、制限
時間を超過して通電することも考えられ、サーマルヘッ
ドが焼損するという問題点がある。
時間を超過して通電することも考えられ、サーマルヘッ
ドが焼損するという問題点がある。
このため、上記誤動作によるサーマルヘッドの焼損を防
止するヘッド保護回路が求められている。
止するヘッド保護回路が求められている。
第３図（ａ）にヘッド駆動回路のブロック図を示す。
第３図（ａｌにおいて、ｒ１〜ｒｎはサーマルヘッドの
各抵抗体、３は抵抗体ｒ１〜ｒｎに対応して設けられた
スイッチ回路、２はそれぞれのスイッチ回路３にオンオ
フ信号２３を出力するラッチ回路、１はドツトシリアル
に転送された通電データ２０を各ラッチ回路に分配する
シフトレジスタである。
各抵抗体、３は抵抗体ｒ１〜ｒｎに対応して設けられた
スイッチ回路、２はそれぞれのスイッチ回路３にオンオ
フ信号２３を出力するラッチ回路、１はドツトシリアル
に転送された通電データ２０を各ラッチ回路に分配する
シフトレジスタである。
上記構成のヘッド駆動回路において、第３図（ｂ）駆動
動作タイムチャート図に示すように、各ラッチ回路２の
Ｄ端子に分配された通電データ２１は、ラッチパルス２
２によりラッチされ、通電データ２１の“Ｈ″レベルＬ
”レベルに基づいて、Ｑ端子は“Ｈ”または“Ｌ”レベ
ルとなって、所要の抵抗体ｒを通電する。
動作タイムチャート図に示すように、各ラッチ回路２の
Ｄ端子に分配された通電データ２１は、ラッチパルス２
２によりラッチされ、通電データ２１の“Ｈ″レベルＬ
”レベルに基づいて、Ｑ端子は“Ｈ”または“Ｌ”レベ
ルとなって、所要の抵抗体ｒを通電する。
いま、ノイズｎが通電データ２１．ラッチパルス２２等
に発生しランチ回路２にラッチされてＱ端子が“Ｈ”レ
ベルとなると、抵抗体が通電する。
に発生しランチ回路２にラッチされてＱ端子が“Ｈ”レ
ベルとなると、抵抗体が通電する。
このラッチ状態が、次のデータで書き換えられないと、
所定時間を超過して通電される場合が生じ、抵抗体を焼
損する。
所定時間を超過して通電される場合が生じ、抵抗体を焼
損する。
〔発明が解決しようとする問題点３
以上説明のごとく、ヘッド駆動回路にはラッチ回路が設
けられ、特にヘッド部に集積化されて搭載されると、ノ
イズがラッチされて抵抗体を通電する可能性がある。
けられ、特にヘッド部に集積化されて搭載されると、ノ
イズがラッチされて抵抗体を通電する可能性がある。
本発明は上記問題点を解決する簡易なヘッド保護回路を
提供することを目的とするものである。
提供することを目的とするものである。
上記目的のため、本発明の熱転写プリンタのヘッド保護
回路は、第１図原理説明図に示すように、通電周期ごと
に再起動し所定時間計数するタイマー（１１）と、 前記所定時間計数中サーマルヘッドを通電する通電デー
タを有効とするとともに、該計数終了後該通電データを
無効とする手段（１２）とを設けたものである。
回路は、第１図原理説明図に示すように、通電周期ごと
に再起動し所定時間計数するタイマー（１１）と、 前記所定時間計数中サーマルヘッドを通電する通電デー
タを有効とするとともに、該計数終了後該通電データを
無効とする手段（１２）とを設けたものである。
通電周期ごとに出力されにクロック（ラッチパルス）に
より起動され、焼損を防止する所定時間Ｔ１を計数する
タイマを設け、計数中はラッチされた通電データを有効
とするとともに、所定時間計数した後、その通電データ
を無効とする。
より起動され、焼損を防止する所定時間Ｔ１を計数する
タイマを設け、計数中はラッチされた通電データを有効
とするとともに、所定時間計数した後、その通電データ
を無効とする。
なお、無効化手段としては、所定時間後にラッチ回路を
クリアしてもよく、またスイッチ回路の入力にゲートを
設けてもよい。
クリアしてもよく、またスイッチ回路の入力にゲートを
設けてもよい。
本発明の実施例を第２図（ａｌ実施例のヘッド保護回路
ブロック図および第２図（ｂｌ動作タイムチャート図を
参照しつつ説明する。
ブロック図および第２図（ｂｌ動作タイムチャート図を
参照しつつ説明する。
第２図（ａ）は、タイマー４で所定時間Ｔ１を計数した
後、ランチ回路２をリセットする方法を示したものであ
る。
後、ランチ回路２をリセットする方法を示したものであ
る。
タイマー４は、バッファ５．積分回路を形成する抵抗Ｒ
およびコンデンサーＣ，シュミットトリガ６より構成さ
れており、第２図（ｂｌ −（１１に示すように、ラッ
チパルス２２が入力（’Ｌ”レベル、ＯＶ）されると、
コンデンサーＣは放電されてＰ点はＯＶとなり、ラッチ
パルス２２が″Ｈ″レベルになると、コンデンサーＣは
抵抗Ｒを通じてＣＲの時定数で充電される。
およびコンデンサーＣ，シュミットトリガ６より構成さ
れており、第２図（ｂｌ −（１１に示すように、ラッ
チパルス２２が入力（’Ｌ”レベル、ＯＶ）されると、
コンデンサーＣは放電されてＰ点はＯＶとなり、ラッチ
パルス２２が″Ｈ″レベルになると、コンデンサーＣは
抵抗Ｒを通じてＣＲの時定数で充電される。
この充電電圧２５をシュミットトリガ６により所定の電
圧レベルＶｓで整形すると、第２図（ｂ）に示す所定の
時間間隔Ｔ１を有する時間パルス２６が得られる。
圧レベルＶｓで整形すると、第２図（ｂ）に示す所定の
時間間隔Ｔ１を有する時間パルス２６が得られる。
ランチ回路２はＯＶでリセットされるＲＥＳＥＴ端子を
備えており、上記作成した時間パルス２６を入力するこ
とにより、期間Ｔ１では通電データ２１は有効にラッチ
されてオンオフ信号２３を出力し、Ｔ１時間後から次の
ラッチパルスまでの期間Ｔ２ではラッチ回路２はリセッ
トされてＱ端子はＯＶとなる。
備えており、上記作成した時間パルス２６を入力するこ
とにより、期間Ｔ１では通電データ２１は有効にラッチ
されてオンオフ信号２３を出力し、Ｔ１時間後から次の
ラッチパルスまでの期間Ｔ２ではラッチ回路２はリセッ
トされてＱ端子はＯＶとなる。
ラッチパルス２２は各ラッチ回路２に通電データの有無
にかかわらず通電周期ＴＯで入力されており、この周期
ＴＯ以下の時間にタイマー４を設定しておけば、ラッチ
パルス２２ごとにタイマー４が再起動して、上記リセッ
ト動作が繰り返される。
にかかわらず通電周期ＴＯで入力されており、この周期
ＴＯ以下の時間にタイマー４を設定しておけば、ラッチ
パルス２２ごとにタイマー４が再起動して、上記リセッ
ト動作が繰り返される。
このため、鉋２図（ｂｌ −（２１に示されるように、
ノイズｎによりデータが通電データ２１より長くなって
も、所定時間Ｔｌ後にリセットされる。
ノイズｎによりデータが通電データ２１より長くなって
も、所定時間Ｔｌ後にリセットされる。
なお、第２図（ｂ） −（１）において、ラッチパルス
２２は通電データごとに２組入力されるが、タイマー４
は期間Ｔ３では電圧レベルＶｓに到達せず、第２のラッ
チパルスにより再びＯＶより充電されて、トータルとし
て時間ＴＩを設定するように構成される。
２２は通電データごとに２組入力されるが、タイマー４
は期間Ｔ３では電圧レベルＶｓに到達せず、第２のラッ
チパルスにより再びＯＶより充電されて、トータルとし
て時間ＴＩを設定するように構成される。
また、ＲＥＳＥＴ端子はラッチ回路が集積化されている
場合は、１Ｍｌの端子で共用化される。
場合は、１Ｍｌの端子で共用化される。
以上のごとく、通電周期Ｔｏを形成するランチパルス２
２により再起動されるタイマー４を設け、所定時間ＴＩ
を計数する間、通電データを有効とし、所定時間Ｔ１後
にすべてのラッチ回路をリセットすることにより、ノイ
ズ等によるラッチを防止することができる。
２により再起動されるタイマー４を設け、所定時間ＴＩ
を計数する間、通電データを有効とし、所定時間Ｔ１後
にすべてのラッチ回路をリセットすることにより、ノイ
ズ等によるラッチを防止することができる。
なお、上記リセットの代わりに各スイッチ回路３の入力
にゲートを設け、タイマー出力により有効／無効として
も同様に実現させることができる。
にゲートを設け、タイマー出力により有効／無効として
も同様に実現させることができる。
以上説明のごとく、本発明は再起動可能で且つサーマル
ヘッドの通電制限時間を計数するタイマーにより通電デ
ータを有効／無効とするものであるから、サーマルヘッ
ドの高性能化における保護回路としてその効果は極めて
大である。
ヘッドの通電制限時間を計数するタイマーにより通電デ
ータを有効／無効とするものであるから、サーマルヘッ
ドの高性能化における保護回路としてその効果は極めて
大である。
第１図は本発明の原理説明図、
第２図（ａ）は実施例のヘッド保護回路ブロック図、第
２図（ｂｌは動作タイムチャート図、第３図（ａ）はサ
ーマルヘッド駆動回路ブロック図、第３図（ｂ）は駆動
動作タイムチャート図、である。図中、 １はシフトレジスタ、 ２はラッチ回路、３はスイッ
チ回路、 ４はタイマー、５はバッファ、
６はシュミットトリガ、Ｒは抵抗、 Ｃ
はコンデンサ、２０はシリアル通電データ、 ２１は通電データ、 ２２はラッチパルス、 ２３はオンオフ信号で、ラッチ回路２の出力、である。 央亀可今Ｊｃｈへ・・７ド保葵回路ブ０・７２０界 ２
口 は） 動ず￥２イムケＹ−卜の 坪 ２ 口（らｐ
２図（ｂｌは動作タイムチャート図、第３図（ａ）はサ
ーマルヘッド駆動回路ブロック図、第３図（ｂ）は駆動
動作タイムチャート図、である。図中、 １はシフトレジスタ、 ２はラッチ回路、３はスイッ
チ回路、 ４はタイマー、５はバッファ、
６はシュミットトリガ、Ｒは抵抗、 Ｃ
はコンデンサ、２０はシリアル通電データ、 ２１は通電データ、 ２２はラッチパルス、 ２３はオンオフ信号で、ラッチ回路２の出力、である。 央亀可今Ｊｃｈへ・・７ド保葵回路ブ０・７２０界 ２
口 は） 動ず￥２イムケＹ−卜の 坪 ２ 口（らｐ
Claims (1)
- 【特許請求の範囲】 パターンデータに基づいてサーマルヘッドを通電するヘ
ッド駆動回路におけるヘッド保護回路であって、 通電周期ごとに再起動し所定時間計数するタイマー（１
１）と、 前記所定時間計数中サーマルヘッドを通電する通電デー
タを有効とするとともに、該計数終了後該通電データを
無効とする手段（１２）と を設けたことを特徴とする熱転写プリンタのヘッド保護
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073217A JPS62227766A (ja) | 1986-03-31 | 1986-03-31 | 熱転写プリンタのヘツド保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073217A JPS62227766A (ja) | 1986-03-31 | 1986-03-31 | 熱転写プリンタのヘツド保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62227766A true JPS62227766A (ja) | 1987-10-06 |
Family
ID=13511774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073217A Pending JPS62227766A (ja) | 1986-03-31 | 1986-03-31 | 熱転写プリンタのヘツド保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62227766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634968A (ja) * | 1986-06-25 | 1988-01-09 | Nec Corp | サ−マルヘツド駆動回路 |
-
1986
- 1986-03-31 JP JP61073217A patent/JPS62227766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634968A (ja) * | 1986-06-25 | 1988-01-09 | Nec Corp | サ−マルヘツド駆動回路 |
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