JPS62230164A - デジタル信号符号化／復号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル信号の符号化／復号化を制御する回
路に関し、特に符号化／復号化の前処理回路に関する。

〔従来の技術〕、 ファクシミリで使用する２値画像の符号化／復号化アル
ゴリズムの国際標準としてＭＨ（モディファイド・ハフ
マン）方式とＭＲ（モディファイド・リード）方式が知
られている。ＭＨ方式は水平方向１ライン単位の符号化
方式である。一方、ＭＲ方式は垂直方向の符号化であり
、ある１ライン（符号化ラインという）を符号化する時
、そのラインの１つ前のライン（参照ラインという）を
参照しなければならない。このため１ラインの符号化を
行うために２ラインのメモリ読み出しを行うことになり
、メモリアクセス回数がＭＨ方式に比べて２倍必要とな
る。しかしながら、精度および解像度がＭ）１方式に比
べて良好であることから、現在ＭＲ方式が主流となって
いる。

ＭＲ方式の符号化／復号化回路を実現するには、前述し
たように前後２ラインの情報が必要であるため、メモリ
アクセス回数が多いという欠点がある。これを解決する
ために、符号化ラインとしてメモリから読み出した１ラ
イン分の情報を次のラインの符号化のだめの参照ライン
として１ライン分の容量をもつバッファに一時格納する
、いわゆるラインバッファ制御方式が提案されている。

しかしながら、高解像度・高精度の符号化（復号化）を
行なうためには、１ライン分の情報量が多くなり、大容
量のラインバッファが必要となる。たとえば１ｕを１６
本の走査線でスキャンする場合、Ａ４版の画像では３４
５６ビツトの容量が必要となる。実際にはラインバッフ
ァへの格納と符号化とは並行に行なわれるので、ライン
バッファは２個必要となる。かかる大容量のラインバッ
ファを符号化／復号化回路と同一の半導体チップ上に集
積化することは非常に困難である。

〔発明が解決すべき問題点〕

このため、従来の符号化／復号化回路にはサイズの大き
なチップを用いなければならず、製造歩留りが悪いとい
う欠点があった。また、ラインバッファと符号化／復号
化回路とを別々のチップで作ると、システムコストが上
昇し、かつシステムのコンパクト化が阻害されてしまう
。

本発明の目的はラインバッファとして大容量のメモリを
必要とせず、ＬＳＩ化が容易なデジタル信号符号化／復
号化回路を提供することでおる。

〔問題点を解決するための手段〕

本発明はデジタル信号の符号化／復号化回路とラインバ
ッファとを有する回路において、ラインバッファに格納
されるべきデジタル信号の所定ビット長内のデータがす
べて同一であるか否かを検出し、同一でない場合には第
１の圧縮コードを作成し、すべてが同一の場合には第２
の圧縮コードを作成する第１の回路と、第１の回路によ
って作成されたコードをラインバッファに書込み、書込
゛まれだコードを参照コードとして読み出す第２の回路
と、読み出されたコードが第１のコードであれば該第１
のコードに対応する元の情報（所定ビット長の情報）を
符号化／復号化回路に供給する指示を与え、一方読み出
されたコードが第２のコードであれば対応する所定ビッ
ト長がすべて同一情報となる信号を作成して前記符号化
／復号化回路に供給する第３の回路とを含むことを特徴
とする。

〔実施例〕

（背景） 本発明が適用できるファクシミリあるいはイメージワー
クステーションのシステム構成図を第７図Ｋ　示ｆ。ス
キャナー６によって走査されデジタル信号に変換された
イメージ情報はホストプロセッサ１の制御にょシステム
コスト モリ５内のイメージメモリエリアＩＯＫ記憶され手段を
用いてそのまま伝送する際、伝送量を圧縮するために圧
縮／伸長回路２が用いられる。圧縮／伸長回路２は主メ
モリ５のイメージメモリエリアから１ライン毎にイメー
ジ情報を読み出してＭＲ方式で符号化し、符号化した情
報を通信コントローラ７へ転送する。一方、通信コント
ローラを介して入力された符号化された情報はホストプ
ロセッサ１の制御によって一旦主メモリ５に記憶される
。主メモリに記憶された情報は符号化／復号化回路２に
よって１ライン分ずつ読み出され元のイメージ情報へ復
号化され、主メモリ５のイメージメモリエリア１０に格
納される。ホストプロセッサ１は復号化されイメージメ
モリエリア１０に書込ま五たイメージ情報を主メモリ５
から読み出してイメージプリンタ３へ印字もしくはｃｈ
’ｒ４へ表示したシ、磁気ディスク８に保存することが
できる。

第８図に従来の制御回路２の内部ブロック図を示す。な
お、図には符号化に必要な回路が示されメモリ５からラ
イン単位で読み出して符号化し、符号化した悄睡を通ｇ
コントローラ７へ転送しなければならない。このうち、
主メモリからの情報の読出しをホストプロセッサ１が実
行すると、ホストプロセッサ１の処理能力が低下するた
め、ホストプロセッサ１に代わって主メモリ５をアクセ
スするＤＭＡ（ダイレクトメモリアクセス）コントロー
ラ１６が用いられている。ＤＭＡＣ１６はシステムバス
９に接続され、主メモリ５のイメージメモリエリア１０
から１ラインずつ情報を読み出す。読み出された１ライ
ンの情報は符号化のために符号化ラインＦ　Ｉ　Ｆ　Ｏ
回路１４に入力されるとともに、ラインバラフッ制御回
路１１を介して次のラインの符号化のための参照ライン
としてラインバッファ１２に一時格納さｎる。さらに、
ラインバッファ制御回路１１は符号化ライン１；’　Ｉ
　ｉ’　０回路１４に入力された１ラインの情報をＭＲ
符号化回路１５にて圧縮するために参照される前ライン
の情報をラインバッファ１２から読み出して参照ライン
Ｆ　Ｉ　Ｉｉ’　Ｏ回路１３に入力する。この結果、Ｍ
ｌ（符号化に必要な前後２ラインの情報が２つの１’　
Ｉ　Ｆ　Ｏ回路１３．１４に夫々準備される。Ｍ几符号
化回路１５は夫々のＦＩＦＯ回路からビット直列に情報
を取シ込み、周知のＭＲ方式に従って情報を圧縮する。

なお、Ｍ几符号化方式に関しては周知の方式をそのまま
採用できるので、特にその詳細な説明は省略する。

通常、１ｆｉを１６本の走査線で走査するモード（Ｇ４
モード）では、１ライン当り３４５６ビツトのデジタル
信号がイメージメモリエリア１０に記憶されている。従
って、ラインバッファとしては３４５６ビツト容量のメ
モリが必要である。さらに、ラインバッファへの格納と
符号化とを並行して実行するためには、３４５６ビツト
のラインバッファが少なくとも２つ必要である。従って
、かかるラインバッファをＭ几符号化回路およびＤＭＡ
コントローラとともに同一チップ上にＬＳＩ化するのは
非常に困難である。

（実施例の説明） 第１図は本発明の一実施例による圧縮／伸長制御回路の
要部ブロック図である。システムバス９に接続されたダ
イレクト・メモリ・アクセス・コントロー９（ＤＭＡＣ
）２０と、このダイレクト・メモリ・アクセス・コント
ローラ２０に接続された黒画素検出器２７．参照ライン
に’　Ｉ　Ｆ　Ｏ回路２３および符号化ラインＦＩＦＯ
回路２４と、ダイレクト・メモリ・アクセス・コントロ
ーラ２０および参照ラインに″ＩＦＯ回路２３に接続さ
れた白画素発生器２８と、黒画素検出器２７と白画素発
生器２８に接続されたラインバッファ制御回路２１と、
このラインバッファ制御回路２１に接続されたラインバ
ッファ２２と、参照ラインＦＩＦＯ回路２３および符号
化ラインＦＩＦＯ回路２４に接続され九Ｍ几符号化回路
２５とを含んでいる。

本実施例の特徴は、ＭＲ符号化の前処理回路２６として
、後に詳しく説明する黒画素検出器２７と白画素発生器
２８を設けたことである。

情報圧縮時、ＤＭＡＣ２０はシステムバス９を用いて第
７図の主メモリ５内のイメージメモリエリア１０から２
値画像情報を１６画素単位で読み出し、黒画素検出器２
７と符号化ラインＦＩＦＯ回路２４同時に送る。黒画素
検出器２７は、第２図に示される回路で構成されておシ
、ＤＭＡＣ２０から送られた１６ビツト単位のデータ（
Ｄｏ〜Ｄ３．）をＯＲゲート３０にうけ、その出力を７
リツプ・フロップ３１に印加する。今、白情報が°０＠
、黒情報がａ　１１とすると、ＯＲゲート３０１Ｃ入力
された１６画素のデータがすべて白ならば、０几ゲート
の出力は”Ｏ”ｌ）、７リツプ・フＣ１ｙプ３１には１
０１がセットされる。一方、１６画素のうちいずれかの
画素に１ビツトでも黒があれば、ＯＲゲート３０の出力
はｌ　１１となり、クリップ・フロップ３１は１１１に
セットされる。フリップ・フロップ３１の出力はツイン
バッファ制御回路２１を介してラインバッファ２２に書
込まれる。黒画素検出器２７によって、ＤＭＡＣ２０か
ら供給される１６ビツト単位のワードデータは１ビツト
のコード情報に圧縮される（すべて白ならゝ０１，１つ
でも黒なら１１”）。

従って、Ｇ４モードのファクシミリの場合、Ａ４版で１
ライン当ｐ３４５６ビツトのイメージ情報が本実施例に
よれば３４５６÷１６＝２１６ビツトに圧縮される。従
って、ラインバッファの容量は従来の１／１６でよいた
め、ＬＳＩ化に好適である。

前述したように、ラインバッファ２２に書込′まれる情
報はＩｖｉ　ＩＬ符号化において参照ライン（符号化さ
れるラインの１つ前のライン）情報として必要なもので
ある。しかるに本実施例では参照ライン情報を圧縮して
ラインバッファ２２に記憶しているため、符号化に際し
ては圧縮した情報を元の情報に戻さなければならない。

この操作を簡便にするために本実施例では白画素発生器
２８を設けている。

白画素発生器２８の具体回路は第３図に示されている。

白画素発生器２８は１６個のバッファＢ。

〜ＢＩ５を有しておシ、各バッファの入力端はすべてＧ
ＮＬ）に接続されている。バッファはラインバッファ２
２から読み出される圧縮コードＬＷによって１ｆｆｌｊ
御され、ＬＷが−０１（すなわちオール白）の時に活性
化され各出力端に１０１を発生する。この結果、Ｌ　Ｗ
　＝　００時は１６ビツトのデータＤ０〜Ｄｔｓがオー
ル１０“である情報が発生され、参照ラインＦＩＦＯ回
路２３に入力される。一方、ＬＷ＝１の時、すなわち１
ビツトでも黒情報がある時は、バッファＢ　Ｑ　””　
Ｂ　１５は活性化されず、各バッファの出力端はハイイ
ンピータンスとなる（バッファのかわりにスイッチング
トランジスタを使ってもよい）。この時は、ＬＷ：１に
対応する１６ビツトの情報を主メモリ５のイメージメモ
リエリア１０の対応する領域からＤＭＡＣ２０を使って
読み出さなけれはならない。従って、白画素発生器はＬ
Ｗ＝１の時ＤＭＡＣ２０に参照ライン情報のアクセスを
要求する信号ｉ（、ＥＱを出力する。要求信号（ＲＥＱ
）は後述するタイミング信号Ｓ３およびＳ４のいずれか
一方が１１１になった時、状態が反転するＴタイプフリ
ップ・フロップ３２の出力Ｃ３ＥＬとＬＷ倍信号の論理
がＣ８ｇＬ＋Ｃ３ＥＬ−ＬＷを満足する時に発生される
。Ｒ，ＥＱ倍信号発生回路としては例えば第３図に示す
ようにＯＲゲート３４゜３６、ＡＮＤゲート３３．イン
バータ３５およびＴ−Ｆ／Ｆ３２で構成される。白画素
発生器２８からＲＥＱ信号が発生されると、ＤＭＡＣ２
０は対応する参照ラインアドレスを主メモリ５に送り、
必要な１６ビツトイメージ情報を取り込み、これを参照
ラインに’　Ｉ　Ｆ　Ｏ回路２３に入力する。この結果
、符号化されるべき１６ビツトのイメージ情報が符号化
ラインＦＩＦＯ回路２４にセットされ、これに対応する
参照ラインの１６ビツトイメージ情報が参照ライン上’
ｉ　Ｆｏ回路２３にセットされる０ 第４図にラインバッファ制御回路２１とラインバッファ
２２との内部ブロック図を示す。ラインバッファ制御回
路２１は黒画素検出器２７から出力される圧縮コードＬ
Ｘを入力するマルチプレクサ４０．４２と、ラインバッ
ファへの書込みアドレスを発生する曹込みアドレス発生
回路４４と、ラインバッファへの耽出しアドレスを発生
する読出しアドレス発生回路４５と、書込みアドレスお
よび読出しアドレスを入力とするマルチプレクサ４１．
４３と、マルチプレクサ４０〜４３へ切換信号を印加す
る切換制御回路４８とを有する。マルチプレクサ４０．
４２はラインバッファに接続され、ラインバッファから
読出された圧縮コードＬＷを出力する機能を有する。ラ
インバッファ２２は２つのラインバッファメモリＡ（４
６）とＢ（４７）を有し、そのデータ入出力端はマルチ
プレクサ４０゜４２に対応して接続され、アドレス入力
端はマルチプレクサ４１．４３に対応して接続される。

マルチプレクサ４１を介して書込みアドレスがラインバ
ッファＡに供給されると、黒画素検出器２７から出力さ
れた圧縮コードＬＸはマルチプレクサ４０を介してライ
ンバッファメモリＡに書込まれる。ラインバッファメモ
リＡ４６に圧縮コードの書込みが行なわれる時は、ライ
ンバッファメモリＢ４７からは以前に書込まれている圧
縮コードＬＷが読み出される。一方、ラインバッファメ
モリＢ４７に圧縮コードＬＸが書込まれる時は、ライン
バッファメモリＡ４６から圧縮コードＬＷが読出される
。このように２つのラインバッファメモリＡ、Ｂへのり
−ド／ライトを交互に実行することによって高速にＭＲ
符号化を行なうことができる。ラインバックアメモリＡ
、Ｂはいずれも２１６ピツトの容量をもつものであれば
よい。ラインバッファメモリＡ４６は奇数ラインのイメ
ージ情報を格納するために用いられ、ラインバッファメ
モリＢ４７は偶数ラインのイメージ情報を格納するため
に用いられる。書込みアドレス拠生回路４４および読出
しアドレス発生回路はともにＯ〜２１５番地指定が可能
なカウンタでよく、１つの圧縮コードに対応してｌづつ
インクリメントされるものでよい。

第５図はＤＭＡＣ２０の内部ブロック図である。

ＤＭＡＣ２０は主メモリ５内のイメージメモリエリア１
０を指定するアドレスを参照ラインと符号化ラインとの
両方について作成する機能が必要である。このため、参
照ラインアドレスレジスタ５０と符号化ラインアドレス
レジスタ５１とを有し、その出力はマルチプレクサ５２
を介して交互にアドレスインクリメ／り５３に印加され
る。アドレスインクリメンタ５３はマルチプレクサ５２
を介して入力されたアドレスに＋１を加算し、その出力
をアドレスバッファ５４を介してシステムバス９に送υ
主メモリ５をアクセスするとともに、インクリメントし
た結果を対応するアドレスレジスタ５０．５１へフィー
ドバックする。この結果、アドレスレジスタ５０．５１
の各内容は交互に＋１づつ歩進される。符号化ラインア
ドレスレジスタ５１は符号化すべきラインを読み出すた
めのアドレスレジスタとして用いられ、このアドレスに
よって主メモリ５から読出されたライン情報はデータバ
ッファ５９を介して符号化ラインにＩ　Ｐ’　０回路２
４に入力されるとともに黒画素検出器２７に入力され、
次のラインの符号化のための参照ライン情報として圧縮
され、ラインバッファメモリＡ。

Ｂのいずれか一方に格納される。ホストプロセッサｌは
ＤＭＡの開始時に参照ラインアドレスレジスタ５０と符
号化ラインアドレスレジスタ５１とに初期値を設定する
とともに、参照ラインエンドアドレスレジスタ５５と符
号化ラインエンドアドレスレジスタ５６に各ラインの終
了アドレスを設定する。マルチプレクサ５７はＣ３ＥＬ
信号に応答して参照ラインエンドアドレスと符号化ライ
ンエンドアドレスとを交互に比較器５８に与え、アドレ
スインクリメンタ５３の内容と比較し、一段するとｌ）
ＭＡ終了を示す信号（ＨＮＩ））をホストプロセッサ１
に伝送する。マルチプレクサ５２と５７とはともに同一
のＣ３ＥＬ信号に応答して切換え１ｕ：」御されるので
、比較器は参照ラインアドレスと参照ラインエンドアド
レスとの比較および符号化ラインアドレスと符号化ライ
ンエンドアドレスとの比較を交互に同期して実行する。

ＤＭＡＣ２０はてらにタイミング制御回路６０を有して
お９、その詳細は第６図に示されている。

第６図から明らかなように、本実施例では４種類のタイ
ミング信号５ｌ−８４が使用され、各々は縦続接続され
た４つの遅延型クリップ・フロップ（ＩＪＦＦ）６１−
６４の各出力から取シ出される。

初期状態もしくはリセット信号によｆｉｔ）ＦＦ６１の
与がセットされる。Ｌ）ＦＦ６２はクロックＣＫの立下
シエッジでＤＦＦ６１の出力を入力しＳ２を発生する。

同様にＤｋ’Ｆ６３はクロックＣＫの立下シエッジでＤ
Ｉ！’Ｆ６２の出力を入力しＳ３を発生する。

１）ｉ’Ｆ６３の出力はＣ３ＥＬとＬＷとを人力とする
ＡＮＤゲート６５の出力を入力とするＡＮＤゲート６６
を介して１）ＦＦ６４ヘクロツクＣＫの立下りエツジで
入力される。ＤＦｋ’６１０入力にはｉ）Ｆ’ｋ”６４
０入力およびＤｉ＋’Ｆ６３の出力とＲＥＱ信号とをう
けるＡＮｉ）ケート６７の出力を入力とする０几ゲート
６８の出力が印加される。ここで、Ｃ３ＥＬ信号は第３
図に示されるように、タイミング信号Ｓ３と８４のいず
れかが１１１になる毎に状態が反転されるスリップ・７
０ツブ３２の出力で、１、Ｃ３ＥＬはその反転出力であ
る。この実施例ではＣ３ＥＬ＝’０”の時は参照ライン
が選択され、１１“の時は符号化ラインが選択される。

ＬＷ倍信号ラインバッファから読出される圧縮コード信
号であり、ＬＷはその反転信号である。第６図において
、８１．８２．８３はクロックの１周Ｊｕｌに同期して
夫夫この順に順次発生されるものであるが、８４はｃｓ
ｎＬが“１″でかつＬＷが°１”の時のみ発生されるこ
とに留意されたい。すなわち、Ｓ４信号はラインバッフ
ァから読出された圧縮コードが１０１附 の時（参照ライン情報がすべて白の時）のみ焔生される
ものである。換言すれば、ラインバッファから読出され
た圧縮コードが＠１１の時には、Ｓ４は発生されない。

この時は第３図に示す）ｌ、ＥＱ倍信号発生されるので
、第６図のＡＮＤゲート６７の出力が１１＠となり、Ｓ
ｌが発生される。すなわち、ＤＭＡＣ２０は８１−８３
なるサイクルと８１−８４なるサイクルとの２つのサイ
クルで動作し、これらは圧縮コードが１０１か１１１か
によって選択される。この理由は圧縮コードが００′で
あれは第３図の白画素発生器から１６ビツトがオール１
０１の白信号が作シ出されるので、これをそのまま参照
ラインＦＩＦＯ回路２３に人力すればよいので、８４で
示される１ブロツク期間で実行されうるが、圧縮コード
が１１１の時ｉＤＭＡｃ２０を用いてこれに対応する１
６ビツトの情報を主メモリ５から読み出さなければなら
ないため８１−８３の３ブロツク期間が必要となるから
である。

第５図に戻って、データバッファ５９は符号化ライン情
報の入力と圧縮コードが１１８のときの参照ライン情報
の入力とを許可しなければならないので、ＲＥＱ信号に
よりて活性化される。一方、アドレスバッファは符号化
ライ／を読出す時に必要なアドレスと圧縮コードが１１
１の時に参照ラインを読出す時に必要なアドレスとを出
力するものであるから、タイミング信号８１−８３が発
生されている時に活性化されればよい。従って、アドレ
スバッファ５４は８１−８３を入力とするＯＲ。

ゲート６１の出力によりて活性化される。

以下に、参照ラインの圧縮を示す第９図を参照して本実
施例の動作を説明する。符号化されるべきラインは１６
ビツトのブロックに分割されＣＭＡＣ２０から出力され
る符号化ラインアドレスによって１ブロツクづつ主メモ
リ５から読出される（第９図には７つのブロック（Ｗｌ
−Ｗ？）までが示されている）。今、読出されたＷ１ブ
ロックのイメージ情報がすべて１０宜すなわちオール白
）であれば、第２図の黒画素検出器の出力は”０゜とな
シ、圧縮コート１０″がラインバッファに書込まれる。

同様にＷ２．Ｗ３のブロックもオール白であるため、圧
縮コードＩ　□　ａがラインバッファに書込まれる。次
に読出されたＷ４ブロックには黒画素が含まれているの
で黒画素検出器の出力は１１°となシ、圧縮コード１１
＠とじてラインバッファに書込まれる。このようにして
引き続くＷ５ブロック、Ｗ６ブロツク、Ｗ７ブロツクの
各イメージ情報も圧縮コートｅ　ａ　１１　、　Ｉ　Ｏ
ｍ　、　１１　ｍとしてラインバッファに書込ｌれる。

このようにして、７ブロツク分のイメージ情報（７Ｘ１
６＝１１２ビツト）が７ビツトに圧縮されてラインバッ
ファに格納される。従って、ラインバッファは従来の１
７１６の容量のメそりでよい。

ラインバッファに格納された圧縮コードは次のラインの
符号化の際参照ラインとしてラインバッファから読出さ
れる。この時、ブロックＷ１に対応する圧縮コードは１
０１が読出さ゛れるので、第３図の白画素発生器によっ
てオールｌ　□　Ｉの１６ビツト信号が作成され、これ
が参照ラインＦＩＦＯ回路２３に入力される。この時、
ＤＭＡＣ２Ｑの参照ラインアドレスは＋１されるが、読
出された圧縮コードがｓｒｓであるため第３図のＲ，Ｅ
Ｑ倍信号発生されず、８４信号が発生される。この結果
、Ｄ隊 ＭＡＣ２０次モードＡで動作し、参照ラインアドレスは
インクリメントされるだけで主メモリ５へは転送されな
い。ブロックｗ２．ｗ３に関しても、ブロックＷ１と同
様に、白画素発生器により作成された白情報が参照ライ
ンＦ　Ｉ　Ｆ　０回路に入力される。Ｗ４ブロックの圧
縮コードが読出されると、ＬＷ＝＠１’となるのでＲＥ
Ｑ信号が発生され、ＤＭＡＣ２０はモードＢで動作する
。この時は白画素発生器からは白情報は発生されず、Ｌ
）ＭＡＣ２０の参照ラインアドレスが主メモリ５へ転送
され、Ｗ４ブロックの１６ビツトのイメージ情報（少な
くとも１ビツトの黒画素を含情報）が読出され、データ
バッファ５９を介して参照ラインｐＩｐｏ回路２３に人
力される。Ｗ５ブロックの圧縮コードも１１６であるた
め、ＤＭＡＣ２０によってＷ５ブロックに対応するイメ
ージ情報が主メモリからＤＭＡ転ボされ参照ライン）’
ＬＦＯ回路２３に入力される。Ｗ６ブロツクの圧縮コー
ドはＩ　ＯＩであるから、白画素発生器のバッファが活
性化され１６ビツトの１０１信号が参照ラインＦＩＦＯ
回路２３に入力される。Ｗ７ブロツクはＷ４．Ｗ５ブロ
ックと同様にモードＢで動作し、ＤＭＡＣ２０に介して
主メモリからＷ７ブロツクに対応するイメージ情報が参
照ラインＦＩＦＯ回路２３に入力される。

このように、圧縮コードが５１１の時のみ、ＤＭＡ転送
によシ主メモリからイメージ情報が読出される。

第１０図にモードＡのタイミングチャートを示す。モー
ドＡでは読出さ扛た圧縮コードが１６１であるから、タ
イミング信号Ｓ４が発生され５ｌ−８４を１サイクルと
するモードである。サイクルのＳｌで圧縮コート１０１
がラインバッファから読出される。さらに、このサイク
ルのＳｌ−，１３では符号化されるべきラインの情報が
ＤＭＡＣ２０によシ主メモリから読出され符号化ライン
ＦＩＦＯ回路２４に入力される。そして、８４信号が発
生され、この期間に白画素発生器で白情報が作成され参
照ラインに’　Ｉ　Ｆ　Ｏ回路２３に入力される。この
サイクル（８１−８４）では、ＭＲ符号化のために必要
な参照ライン情報はＳ４の期間にＦ　Ｉ　Ｆ　Ｏ回路２
３に入力することができる。

ラインバッファから読出された圧縮コードが１１１の時
、すなわち参照ライン情報が少なくとも１ビツトの黒画
素を含む時は、第１０図に示すモードＢが選択される。

モードＢではＲＥＱ信号が発生されるため白画素発生器
からは白情報が作成されず、ｉ）ＭＡＣ２０によって主
メモリから情報全読み出さなければならない。このため
に符号化ライン情報が読み出された後、引き続き８１−
８３のタイミング信号が主メモリから参照ラインをリー
ドするために発生される。かくして、このサイクルでは
８１−８３のタイミング信号が２回発生され、ＭＲ符号
化に必要な符号化ライン情報と参照ライン情報とが夫々
対応するＦＩＦＯ回路に設定される。

本実施例によれば、ラインバッファから読出された圧縮
コードが１１１の時、ＤＭＡＣ２０を用いて主メモリか
ら１６ビツトのイメージ情報を読み出して、これを参照
ラインＦ　Ｉ　ｊ’　０回路に入力する操作が必要であ
るが、１ライン上で黒画素の占める割合は少ないから、
Ｍ几符号化の処理スピードを低下することはなく、むし
ろラインバッファの容量を縮減することによるＬＳＩ化
の実現の方のメリットが大きい。

以上のように、圧縮コードでｌ　ｏＩが連続する回数が
多いことに鑑み、ラインバッファの容量のさらに低減す
ることが可能な第２の実施例を第１２図に示す。第１２
図は黒画素検出器をさらに改良したブロック図である。

第２図の例では、１６ビツトイメージ情報（符号化ライ
ン情報）を入力とするＯＲゲート３０の出力を直接フリ
ップ・フロップ３１に入力して、このｌ’／Ｆ３１の出
力を圧縮コードＬＸとしてラインバッファに書込むこと
を説明したが、第１２図ではＯＲゲート３ｏの出力をイ
ンバータ７０で反転して、この反転出力をカランタフ１
に入力するものである。今、カウンタを３ビツトバイナ
リカウンタとすれば、インバータ７０から８回１１１が
連続して出力された時カウンタ７１からキャリー信号Ｃ
Ａが出力される。

このキャリー信号ＣＡをインバータ７２で反転してクリ
ップ・フロップ３１に入力することによって、１６Ｘ８
＝１２８ビツト（８ブロツク）白情報が連続した時に圧
縮コード′０１がラインバッファに書込まれる。一方、
８ブロツクの中で１ブロツクでも黒画素が含まれるブロ
ックがあればカウンタ７１はフルカウントされないので
キャリー信号ＣＡは発生されない。従って、この時は圧
縮コードａ１ｉがラインバッファへ書込まれる。この結
果、Ｇ４モードで１ライン当３４５６ビツトの情報をも
つ場合、ラインバッファは３４５６÷１２８＝２７ビツ
トあればよい。従って、よりＬＳＩ化に好適である。な
お、Ａ４版のイメージ情報を０４モードで符号化する場
合、１２８ビツトを１ビツトの圧縮モードで現わすのが
、圧縮効率と符号化スピードとの双方の効率が最も高い
ことが実験により確認された。すなわち、２信画像の統
計的性質から、１６画素がオール白であるという確率は
９０％以上であるため、メモリアクセス回数は２倍には
増えず、約１．１倍以下とみなすことができる。カウン
タ７１は黒画素検出器が８ブロック分の情報を検出する
毎にリセット信号几Ｓ′ｒでリセットする必要がめる。

第７図を第１３図を参照して次にＭ几符号化された情報
を受信し、これを元のイメージ情報に伸長する時の操作
について説明する。通信コントローラ７に外部から入力
されたＭＲ符号化信号はホストプロセッサ１の制御によ
りシステムバス９を介して主メモリ５に書込まれる。主
メモリ５に書込まれた符号化信号は１ラインづつＤＭＡ
Ｃ２０によってＭ几復号化回路８０に供給される。Ｍ几
復号化の場合、符号化されるべきライン（ＭＲ，符号化
ラインとともにその前に既に復号化されたラインの情報
が必要である。一方、復号化されたライン情報は主メモ
リのイメージメモリエリア１０に順次書込まれるため、
次のラインの復号化のために一旦主メモリに書込まれた
復号北隣みの情報を１）ＭＡＣ２０によっているいろ読
み出すことは復号化の時間を増大させることになり好ま
しくない。

従って、本発明は第１３図に示すようにＭＲ，復号化回
路８０によって作成された復号化された情報はシステム
バス９を介して主メモリのイメージメモリエリア１０に
書込まれるとともに黒画素検出器２７に入力され、ここ
で符号化の時と同様に圧縮されてラインバッファ２２に
格納される。この結果、次のラインの復号化の際、主メ
モリから復号北隣のライン情報を読出すことなくライン
ノくツファ２２に格納されている圧縮コードを用いるこ
とができ、復号化スピードが低下することを防止できる
。

なお、ラインバッファ２２には圧縮コードが格納されて
いるため、これを元の復号化情報に変換する必要がある
が、この操作に白画素発生器２８を用いることができる
。すなわち、圧縮コードが１０１の時は復号化された情
報はすべて白情報であるから、白画素発生器２８でオー
ル白の情報を作成して復号化ライｙ　Ｆ　Ｉ　Ｆ　Ｏ回
路２３に入力すればよい。一方、圧縮コードが１１°の
時は白画素発生器２８から几ＥＧ信号がＤＭＡＣ２０に
印加され、この場合のみＤＭＡＣ２０は主メモリから既
に復号化され書込まれている前ラインのイメージ情報を
ＤＭＡ転送読み出して復号化ラインＦＩＦＯ回路２３に
入力する。黒画素検出器２７．白画素発生器２８．ライ
ンバクファ制御回路２１．ラインバッファ２２　、ＤＭ
ＡＣ２０は第１図のものと同じものが使用できることは
明らかである。

〔発明の効果〕

以上説明したように本発明は、一定画素長内に少なくと
も１個の黒画素を含むか全部自画系であるかを検出して
それぞれ対応する圧縮コードをラインバッファに書込み
、ラインバッファから読み出された圧縮コードが全部白
画素のとき一定画素長の白画素を発生し参照ラインに送
出する手段を有するので、ラインバッファの容量は、従
来の一定画素長方に対して圧縮ビットデータ分で良いこ
とになシ大幅に縮小できる効果がある。

従って本発明によれば、ＬＡＸ化容易な圧縮・伸長回路
が得られその効果は大きい。なお、本発明はＭ８方式の
みならず、ＭＭＢ方式にも適用できる。また、本発明は
大容量の情報を圧縮して小容量のメモリに記憶する時に
も使用できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は黒画
素検出器の内部ブロック図、第３図は白画素検出器の内
部ブロック図、第４図はラインノくッファ制御回路およ
びラインバッファの内部ブロック図、第５図はＤＭＡコ
ントローラの内部ブロック図、第６図はタイミング制御
回路の内部ブロック図、第７図はシステムブロック図、
第８図は従来の内部ブロック図、第９図はラインノくツ
ファへ書込まれる圧縮コードとその復号化を示す図、第
１０図および第１１図は大々本実施例で用いられる動作
モードＡ、Ｈのタイミング図、第１２図は黒画素発生器
の他の実施例のブロック図、第１３図は本発明全伸長回
路に適用したブロック図である。 １６．２０・・・・・・ダイレクト・メモリ・アクセス
・コントローラ（ＤＭＡＣ）、１１．２１・・・・・・
ラインバッファ制御回路、１２．２２・・・・・・ライ
ンバッファ、１３．２３・・・・・・参照ラインＦＩＦ
Ｏ回路、１４゜２４・・・・・・符号化ラインＦＩＦＯ
回路、１５．２５・・・・・・ＭＲ符号化回路、２７・
・・・・・黒画素検出器、２８・・・・・・白画素発生
器。 代理人　弁理士　　内　原　　　Ｗ／石）＼く　　　　
　　′ ｄミむ醤ＳミＳζξξ５♂ξξξ ｉ　　霊　　番　　　　　− 之；　　固　　憂 ２１／θ図（ｔ−ＦＡ） ３１　　３＝　　３３　　　Ｊ／　　３２　３３圧蝙］
下り下−二Ｃ− 五Ｉｆ図（毛−トｆ３）

Claims (1)

【特許請求の範囲】
1. デジタル信号の符号化／復号化回路とラインバッファと
   を有するデジタル信号制御回路において、ラインバッフ
   ァに書込まれるべきデジタル信号の所定ビット長内の各
   データがすべて同一か否かを検出し、同一の時には第１
   の圧縮コードを作成し、同一でない時には第２の圧縮コ
   ードを作成する第１の回路と、前記第１の回路によって
   作成された圧縮コードを前記ラインバッファに書込み、
   読出す制御を行なう第２の回路と、第２の回路によって
   読出された圧縮コードが前記第１の圧縮コードであれば
   対応する所定ビット長がすべて同一のデータを作成し前
   記符号化／復号化回路に供給し、前記第２の圧縮コード
   であれば当該第２の圧縮コードに対応する元となるデー
   タを当該元となるデータが格納されているメモリから読
   み出して前記符号化／復号化回路に供給する第３の回路
   とを有することを特徴とするデジタル信号符号化／復号
   化回路。