JPH0572619B2 - - Google Patents
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- JPH0572619B2 JPH0572619B2 JP60038167A JP3816785A JPH0572619B2 JP H0572619 B2 JPH0572619 B2 JP H0572619B2 JP 60038167 A JP60038167 A JP 60038167A JP 3816785 A JP3816785 A JP 3816785A JP H0572619 B2 JPH0572619 B2 JP H0572619B2
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- JP
- Japan
- Prior art keywords
- data
- bus
- pointer
- transfer
- cpu
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、コンピユータにおけるバス制御方法
に関し、特にマルチプロセツサのデータ転送にお
ける共通バス制御方法に関する。
に関し、特にマルチプロセツサのデータ転送にお
ける共通バス制御方法に関する。
（従来の技術）
従来、この種の制御方式としてはセマフオ方式
とバースト方式とがあつた。転送データを３バイ
トとし、共通バスの１回のバスサイクルで転送で
きるデータを１バイトとして以下に説明する。
とバースト方式とがあつた。転送データを３バイ
トとし、共通バスの１回のバスサイクルで転送で
きるデータを１バイトとして以下に説明する。
第３図はセマフオ方式のタイムチヤートであ
り、１０はセマフオのフラツグ、１１は共通バス
のデータ、１２はCPU１のローカルバスのデー
タ、１３はCPU２のローカルバスのデータ、１
４，２１はセマフオテストアンドセツトのタイミ
ング、１５，１７，１９はCPU１のデータ転送
タイミング、１６，１８はセマフオのテストタイ
ミング、２０，２５はセマフオの解除タイミン
グ、２２，２３，２４はCPU２のデータ転送タ
イミングである。
り、１０はセマフオのフラツグ、１１は共通バス
のデータ、１２はCPU１のローカルバスのデー
タ、１３はCPU２のローカルバスのデータ、１
４，２１はセマフオテストアンドセツトのタイミ
ング、１５，１７，１９はCPU１のデータ転送
タイミング、１６，１８はセマフオのテストタイ
ミング、２０，２５はセマフオの解除タイミン
グ、２２，２３，２４はCPU２のデータ転送タ
イミングである。
第４図は第３図のセマフオ方式によるデータ送
信用バツフアの構成を示し、２６はCPUからの
転送が完了しているエリア、２７はCPU１が転
送した３バイトデータエリア、２８はCPU２が
転送した３バイトのエリア、２９は空きエリアを
示す。本図で、１５，１７，１９及び２２，２
３，２４は第３図のタイムチヤートにおける対応
する番号のタイムスロツトのデータを示す。い
ま、CPU１が３バイトのデータを転送しようと
したとき、まずCPU１は１４のタイミングでセ
マフオフラツグをテストし、禁止でないので禁止
ビツトを立てる。CPU１は１５，１７，１９の
３回のバスサイクルで３バイトのデータを転送
し、２０のタイミングでセマフオを解除して転送
を終了する。CPU１のデータ転送中にCPU２が
データ転送しようとするときは、１６のタイミン
グでセマフオをテストし、禁止されているので１
８，２１のタイミングで繰り返しテストする。２
１のタイミングではセマフオが禁止でないので、
セマフオのフラツグに禁止ビツトを立てて２２，
２３，２４の３回のバスサイクルで３バイトデー
タを転送し、２５でセマフオを解除して転送を終
了する。以上の制御によつて、CPU１及びCPU
２に共通なデータ送信用バツフア上でCPU１と
CPU２のデータが混じることはない。
信用バツフアの構成を示し、２６はCPUからの
転送が完了しているエリア、２７はCPU１が転
送した３バイトデータエリア、２８はCPU２が
転送した３バイトのエリア、２９は空きエリアを
示す。本図で、１５，１７，１９及び２２，２
３，２４は第３図のタイムチヤートにおける対応
する番号のタイムスロツトのデータを示す。い
ま、CPU１が３バイトのデータを転送しようと
したとき、まずCPU１は１４のタイミングでセ
マフオフラツグをテストし、禁止でないので禁止
ビツトを立てる。CPU１は１５，１７，１９の
３回のバスサイクルで３バイトのデータを転送
し、２０のタイミングでセマフオを解除して転送
を終了する。CPU１のデータ転送中にCPU２が
データ転送しようとするときは、１６のタイミン
グでセマフオをテストし、禁止されているので１
８，２１のタイミングで繰り返しテストする。２
１のタイミングではセマフオが禁止でないので、
セマフオのフラツグに禁止ビツトを立てて２２，
２３，２４の３回のバスサイクルで３バイトデー
タを転送し、２５でセマフオを解除して転送を終
了する。以上の制御によつて、CPU１及びCPU
２に共通なデータ送信用バツフア上でCPU１と
CPU２のデータが混じることはない。
第５図はバースト方式のタイムチヤートであ
り、３０はバスロツク信号、３１は共通バスのデ
ータ、３２はCPU１のローカルバスのデータ、
３３はCPU２のローカルバスのデータ、３４，
３５，３６はCPU１のデータ転送タイミング、
３７，３８，３９はCPU２のデータ転送タイミ
ングである。
り、３０はバスロツク信号、３１は共通バスのデ
ータ、３２はCPU１のローカルバスのデータ、
３３はCPU２のローカルバスのデータ、３４，
３５，３６はCPU１のデータ転送タイミング、
３７，３８，３９はCPU２のデータ転送タイミ
ングである。
第６図は第５図のバースト方式によるデータ送
信用バツフアを示し、４０はCPUからのデータ
転送が完了しているエリア、４１はCPU１が転
送した３バイトのデータエリア、４２はCPU２
が転送した３バイトのデータエリア、４３は空き
エリアを示す。ここで、３４，３５，３６及び３
７，３８，３９は第５図のタイムチヤートにおけ
る対応する番号のタイムスロツトのデータを示
す。CPU１が３バイトのデータを転送する場合、
まず共通バスをロツクして他のCPUがバスを占
有できないようにしてデータを転送する。転送終
了後バスを解放する。CPU２はその後にバスを
占有してデータ転送を行なう。そこで、バースト
方式でも、CPU１とCPU２のデータが送信バツ
フア上で混じることはない。
信用バツフアを示し、４０はCPUからのデータ
転送が完了しているエリア、４１はCPU１が転
送した３バイトのデータエリア、４２はCPU２
が転送した３バイトのデータエリア、４３は空き
エリアを示す。ここで、３４，３５，３６及び３
７，３８，３９は第５図のタイムチヤートにおけ
る対応する番号のタイムスロツトのデータを示
す。CPU１が３バイトのデータを転送する場合、
まず共通バスをロツクして他のCPUがバスを占
有できないようにしてデータを転送する。転送終
了後バスを解放する。CPU２はその後にバスを
占有してデータ転送を行なう。そこで、バースト
方式でも、CPU１とCPU２のデータが送信バツ
フア上で混じることはない。
（発明が解決しようとする問題点）
上述した従来のセマフオ方式においては、
CPUがデータ転送する場合、フラツグをチエツ
クして転送禁止状態の時は定期的にフラツグをチ
エツクしなければならないから、データ転送が効
率的に行なえない欠点があつた。また、バースト
方式では、１つのCPUが長時間バスを占有する
から、他のCPUはバスを占有できないので処理
が一時停止してしまうという欠点があつた。
CPUがデータ転送する場合、フラツグをチエツ
クして転送禁止状態の時は定期的にフラツグをチ
エツクしなければならないから、データ転送が効
率的に行なえない欠点があつた。また、バースト
方式では、１つのCPUが長時間バスを占有する
から、他のCPUはバスを占有できないので処理
が一時停止してしまうという欠点があつた。
そこで、本発明の目的は、データの転送が効率
的に行え、しかも１つのCPUが共通バスを長時
間占有してしまうことのない共通バス制御方法の
提供にある。
的に行え、しかも１つのCPUが共通バスを長時
間占有してしまうことのない共通バス制御方法の
提供にある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供す
る手段は、複数のCPUを共通バスを介して共通
のデータ送受信バツフアに接続し、バスアクセス
毎にバス調停を行い１バイトずつ転送する方法に
おいて、前記データ送受信バツフアの空き領域の
開始番地をポインタで示し、前記CPUがデータ
転送前に前記ポインタの値を１バスサイクルで読
み取り、前記ポインタは該１バスサイクル内で転
送バイト数と現在のポインタ値とを加算すること
により新たなポインタ値を生成することを特徴と
する。
る手段は、複数のCPUを共通バスを介して共通
のデータ送受信バツフアに接続し、バスアクセス
毎にバス調停を行い１バイトずつ転送する方法に
おいて、前記データ送受信バツフアの空き領域の
開始番地をポインタで示し、前記CPUがデータ
転送前に前記ポインタの値を１バスサイクルで読
み取り、前記ポインタは該１バスサイクル内で転
送バイト数と現在のポインタ値とを加算すること
により新たなポインタ値を生成することを特徴と
する。
（実施例）
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のシステム図であ
る。１，２，３はマルチプロセツサを構成する３
台のCPU、４は共通バス、５はデータの送受信
を行なう通信制御装置等の周辺機器である。この
実施例において１が５へ多量のデータを転送する
場合、複数のバスサイクルを必要とする。もし、
バスサイクルとバスサイクルの間に２が５へデー
タ転送をすると、バツフア５では１のデータと２
のデータとが混じり合つてしまうので禁止しなけ
ればならない。
る。１，２，３はマルチプロセツサを構成する３
台のCPU、４は共通バス、５はデータの送受信
を行なう通信制御装置等の周辺機器である。この
実施例において１が５へ多量のデータを転送する
場合、複数のバスサイクルを必要とする。もし、
バスサイクルとバスサイクルの間に２が５へデー
タ転送をすると、バツフア５では１のデータと２
のデータとが混じり合つてしまうので禁止しなけ
ればならない。
第２図は周辺機器５の中にある送信バツフアの
記憶領域の構成を示す概念図である。ｐは送信バ
ツフアの空きを示すポインタ、ｎ，ｍは１信号の
占める送信バツフアの大きさ、６はCPUからの
データ転送が完了しているエリア、７はCPU１
の転送エリア、８はCPU２の転送エリア、９は
送信バツフアの空きエリアを示す。
記憶領域の構成を示す概念図である。ｐは送信バ
ツフアの空きを示すポインタ、ｎ，ｍは１信号の
占める送信バツフアの大きさ、６はCPUからの
データ転送が完了しているエリア、７はCPU１
の転送エリア、８はCPU２の転送エリア、９は
送信バツフアの空きエリアを示す。
１が５へデータを転送する場合、まずｐを読み
取る。この時ｐは、ｐを読み取るバスサイクル内
において自動的に更新されてｐ＋ｎとなる。ｎは
１が転送するデータの大きさである。ポインタは
加算回路からなり、送信バツフアの空きを示すポ
インタ値ｐに転送データの大きさｎを加算し、
CPU１のためのポインタ値を生成する。１はｐ
が示す位置へデータを転送する。１がデータ転送
中に２が同一の送信バツフアへデータを転送する
場合、又は同時にポインタをリードしようとした
時は、２はバス調停により待たされ、１がｐを読
み取つた次のバスサイクル以降でポインタを読む
のでｐ＋ｎを得る。この時、ポインタはｐ＋ｎ＋
ｍとなる。ｍは２が転送するデータの大きさであ
る。転送データを３バイトとし、共通バスの１回
のバスサイクルで１バイト転送するものとして以
下にタイミングチヤートを用いて説明する。
取る。この時ｐは、ｐを読み取るバスサイクル内
において自動的に更新されてｐ＋ｎとなる。ｎは
１が転送するデータの大きさである。ポインタは
加算回路からなり、送信バツフアの空きを示すポ
インタ値ｐに転送データの大きさｎを加算し、
CPU１のためのポインタ値を生成する。１はｐ
が示す位置へデータを転送する。１がデータ転送
中に２が同一の送信バツフアへデータを転送する
場合、又は同時にポインタをリードしようとした
時は、２はバス調停により待たされ、１がｐを読
み取つた次のバスサイクル以降でポインタを読む
のでｐ＋ｎを得る。この時、ポインタはｐ＋ｎ＋
ｍとなる。ｍは２が転送するデータの大きさであ
る。転送データを３バイトとし、共通バスの１回
のバスサイクルで１バイト転送するものとして以
下にタイミングチヤートを用いて説明する。
第７図は第１図実施例におけるデータ転送のタ
イミングチヤートであり、４４はポインタの内
容、４５は共通バスのデータ、４６はCPU１の
ローカルバスのデータ、４７はCPU２のローカ
ルバスのデータを示す。４８はCPU１がポイン
タを読み取るタイミング、５０はCPU２がポイ
ンタを読み取るタイミングを示す。４９，５１，
５３はCPU１がデータを転送するタイミング、
５２，５４，５５はCPU２がデータを転送する
タイミングを示す。第８図は、第２図においてｍ
＝ｎ＝３である場合におけるデータ送信用バツフ
アの構成を示す。５６はCPUからのデータ転送
が完了しているエリア、５７はCPU１が転送し
た３バイトデータエリア、５８はCPU２が転送
した３バイトデータエリア、５９は空きエリアを
示す。４９，５１，５３及び５２，５４，５５は
第７図のタイムチヤートにおける対応する番号の
タイムスロツトのデータを示す。
イミングチヤートであり、４４はポインタの内
容、４５は共通バスのデータ、４６はCPU１の
ローカルバスのデータ、４７はCPU２のローカ
ルバスのデータを示す。４８はCPU１がポイン
タを読み取るタイミング、５０はCPU２がポイ
ンタを読み取るタイミングを示す。４９，５１，
５３はCPU１がデータを転送するタイミング、
５２，５４，５５はCPU２がデータを転送する
タイミングを示す。第８図は、第２図においてｍ
＝ｎ＝３である場合におけるデータ送信用バツフ
アの構成を示す。５６はCPUからのデータ転送
が完了しているエリア、５７はCPU１が転送し
た３バイトデータエリア、５８はCPU２が転送
した３バイトデータエリア、５９は空きエリアを
示す。４９，５１，５３及び５２，５４，５５は
第７図のタイムチヤートにおける対応する番号の
タイムスロツトのデータを示す。
CPU１が３バイトのデータを転送する場合、
タイミング４８で４４を読みｐを得る。この時、
ポインタの内容４４はｐ＋３になる。そして、
CPU１はｐで示される番地から３バイトを転送
する。CPU２がデータを転送する場合、タイミ
ング５０で４４を読み取りｐ＋３を得る。この
時、４４はｐ＋６になる。CPU２はｐ＋３で始
まる連続する３つの番地へ３バイトを転送する。
従つて、CPU１とCPU２とでは送信バツフアの
転送エリアが異なるので、互いにデータが混じる
ことはない。
タイミング４８で４４を読みｐを得る。この時、
ポインタの内容４４はｐ＋３になる。そして、
CPU１はｐで示される番地から３バイトを転送
する。CPU２がデータを転送する場合、タイミ
ング５０で４４を読み取りｐ＋３を得る。この
時、４４はｐ＋６になる。CPU２はｐ＋３で始
まる連続する３つの番地へ３バイトを転送する。
従つて、CPU１とCPU２とでは送信バツフアの
転送エリアが異なるので、互いにデータが混じる
ことはない。
（発明の効果）
以上説明したように、本発明では、バツフア管
理をするポインタを読み取りバスサイクル内で更
新することにより、複数のCPUが同時に同一バ
ツフアへデータを転送できる。そこで、本発明に
よれば、データの転送が効率的に行え、しかも１
つのCPUが共通バスを長時間占有してしまうこ
とのない共通バス制御方法が提供できる。
理をするポインタを読み取りバスサイクル内で更
新することにより、複数のCPUが同時に同一バ
ツフアへデータを転送できる。そこで、本発明に
よれば、データの転送が効率的に行え、しかも１
つのCPUが共通バスを長時間占有してしまうこ
とのない共通バス制御方法が提供できる。
第１図は本発明の一実施例のシステム図、第２
図は第１図実施例における周辺機器５の中の送信
バツフアの構成を示す概念図、第３図はセマフオ
方式によるタイムチヤート、第４図はセマフオ方
式による送信バツフアの構成を示す図、第５図は
バースト方式によるタイムチヤート、第６図はバ
ースト方式による送信バツフアの構成を示す図、
第７図は第１図実施例におけるタイムチヤート、
第８図は転送データが３バイトで共通バスの１回
のバスサイクルで１バイトの転送をする場合にお
ける第１図実施例の送信バツフアの構成を示す図
である。 １，２，３……CPU、４……共通バス、５…
…データ送受信用周辺機器、６，２６，４０，５
６……CPUからの転送が完了したエリア、７，
８……CPUからデータ転送中のエリア、９，２
９，４３，５９……バツフアの空きエリア、１０
……セマフオのフラツグ、１１，３１，４５……
共通バス上のデータ、１２，３２，４６……
CPU１のローカルバス上のデータ、１３，３３，
４７……CPU２のローカルバス上のデータ、１
４，２１……セマフオチエツクアンドセツトタイ
ミング、１５，１７，１９，３４，３５，３６，
４９，５１，５３……CPU１のデータ転送タイ
ミング、１６，１８……セマフオのチエツクタイ
ミング、２０，２５……セマフオの解除タイミン
グ、２２，２３，２４，３７，３８，３９，５
２，５４，５５……CPU２のデータ転送タイミ
ング、２７，４１，５７……CPU１からの転送
データエリア、２８，４２，５８……CPU２か
らの転送データエリア、３０……バスロツク信
号、４４……ポインタの内容、４８，５０……ポ
インタ読み取りタイミング。
図は第１図実施例における周辺機器５の中の送信
バツフアの構成を示す概念図、第３図はセマフオ
方式によるタイムチヤート、第４図はセマフオ方
式による送信バツフアの構成を示す図、第５図は
バースト方式によるタイムチヤート、第６図はバ
ースト方式による送信バツフアの構成を示す図、
第７図は第１図実施例におけるタイムチヤート、
第８図は転送データが３バイトで共通バスの１回
のバスサイクルで１バイトの転送をする場合にお
ける第１図実施例の送信バツフアの構成を示す図
である。 １，２，３……CPU、４……共通バス、５…
…データ送受信用周辺機器、６，２６，４０，５
６……CPUからの転送が完了したエリア、７，
８……CPUからデータ転送中のエリア、９，２
９，４３，５９……バツフアの空きエリア、１０
……セマフオのフラツグ、１１，３１，４５……
共通バス上のデータ、１２，３２，４６……
CPU１のローカルバス上のデータ、１３，３３，
４７……CPU２のローカルバス上のデータ、１
４，２１……セマフオチエツクアンドセツトタイ
ミング、１５，１７，１９，３４，３５，３６，
４９，５１，５３……CPU１のデータ転送タイ
ミング、１６，１８……セマフオのチエツクタイ
ミング、２０，２５……セマフオの解除タイミン
グ、２２，２３，２４，３７，３８，３９，５
２，５４，５５……CPU２のデータ転送タイミ
ング、２７，４１，５７……CPU１からの転送
データエリア、２８，４２，５８……CPU２か
らの転送データエリア、３０……バスロツク信
号、４４……ポインタの内容、４８，５０……ポ
インタ読み取りタイミング。
Claims (1)
- １ 複数のCPUを共通バスを介して共通のデー
タ送受信バツフアに接続し、バスアクセス毎にバ
ス調停を行い１バイトずつ転送する方法におい
て、前記データ送受信バツフアの空き領域の開始
番地をポインタで示し、前記CPUがデータ転送
前に前記ポインタの値を１バスサイクルで読み取
り、前記ポインタは該１バスサイクル内で転送バ
イト数と現在のポインタ値とを加算することによ
り新たなポインタ値を生成することを特徴とする
共通バス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816785A JPS61196349A (ja) | 1985-02-27 | 1985-02-27 | 共通バス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816785A JPS61196349A (ja) | 1985-02-27 | 1985-02-27 | 共通バス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196349A JPS61196349A (ja) | 1986-08-30 |
| JPH0572619B2 true JPH0572619B2 (ja) | 1993-10-12 |
Family
ID=12517840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3816785A Granted JPS61196349A (ja) | 1985-02-27 | 1985-02-27 | 共通バス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196349A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232461A (ja) * | 1988-03-14 | 1989-09-18 | Agency Of Ind Science & Technol | 並列処理制御装置 |
| JP2836283B2 (ja) * | 1991-04-11 | 1998-12-14 | 日本電気株式会社 | バッファ管理方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831437A (ja) * | 1981-08-17 | 1983-02-24 | Toshiba Corp | デ−タ受信装置 |
| JPS5897944A (ja) * | 1981-12-07 | 1983-06-10 | Nec Corp | 複数マイクロプロセツサ間デ−タ転送方式 |
| JPS60116064A (ja) * | 1983-11-28 | 1985-06-22 | Mitsubishi Electric Corp | 分散処理プロセツサ−間通信方式 |
-
1985
- 1985-02-27 JP JP3816785A patent/JPS61196349A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61196349A (ja) | 1986-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |