JPH0618251B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0618251B2 JPH0618251B2 JP58028696A JP2869683A JPH0618251B2 JP H0618251 B2 JPH0618251 B2 JP H0618251B2 JP 58028696 A JP58028696 A JP 58028696A JP 2869683 A JP2869683 A JP 2869683A JP H0618251 B2 JPH0618251 B2 JP H0618251B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance element
- insulating film
- semiconductor device
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は入力保護回路を備えた半導体装置に関するも
ので、特にMOS型の半導体装置に関するものである。
ので、特にMOS型の半導体装置に関するものである。
MOS型の半導体装置の入力保護回路は、抵抗素子、トラ
ンジスタ素子およびダイオード素子の組み合わせにより
構成される。様々な組み合わせがあるが、どの組み合わ
せにも必ず抵抗素子が含まれる。
ンジスタ素子およびダイオード素子の組み合わせにより
構成される。様々な組み合わせがあるが、どの組み合わ
せにも必ず抵抗素子が含まれる。
一般に広く用いられている入力保護回路を第１図に示
す。１１が外部信号の入力するボンディングパッド部
（入力パッド部）で、半導体チップの最上層にアルミニ
ウムなどの金属によって形成される。この入力パッド部
１１からの信号は抵抗素子Ｒを介して内部回路１０の例
えばMOS・FET（絶縁ゲート電界効果型トランジスタ）の
ゲート電極に供給される。この抵抗素子Ｒは抵抗素子Ｒ
の他端に接続した保護MOS・FETTrと共同して過大電圧を
例えば接地電位に落とすように働く。
す。１１が外部信号の入力するボンディングパッド部
（入力パッド部）で、半導体チップの最上層にアルミニ
ウムなどの金属によって形成される。この入力パッド部
１１からの信号は抵抗素子Ｒを介して内部回路１０の例
えばMOS・FET（絶縁ゲート電界効果型トランジスタ）の
ゲート電極に供給される。この抵抗素子Ｒは抵抗素子Ｒ
の他端に接続した保護MOS・FETTrと共同して過大電圧を
例えば接地電位に落とすように働く。
上記の抵抗素子Ｒには、半導体基体内に形成された拡散
抵抗または半導体基体上に絶縁膜を介して形成されたポ
リシリコン（多結晶シリコン）から成るポリシリコン抵
抗が用いられる。この抵抗素子Ｒと入力パッドとの接続
はアルミニウム配線を介してこれらの拡散層上或いはポ
リシリコン層上にコンタクトを形成して接続される。
抵抗または半導体基体上に絶縁膜を介して形成されたポ
リシリコン（多結晶シリコン）から成るポリシリコン抵
抗が用いられる。この抵抗素子Ｒと入力パッドとの接続
はアルミニウム配線を介してこれらの拡散層上或いはポ
リシリコン層上にコンタクトを形成して接続される。
このような抵抗素子Ｒに異常な過大電圧が印加されると
上記のコンタクト付近に電界が集中しこのコンタクト部
およびその付近で破壊を生じる。
上記のコンタクト付近に電界が集中しこのコンタクト部
およびその付近で破壊を生じる。
このため、入力保護回路では抵抗素子端部での電界集中
の緩和を図るために入力保護回路を構成する各部のパタ
ーンを角のとれたより連続的なものとしたり、拡散抵抗
素子の接合耐圧を向上させるために入力コンタクト部直
下の接合深さを深くしたりする。
の緩和を図るために入力保護回路を構成する各部のパタ
ーンを角のとれたより連続的なものとしたり、拡散抵抗
素子の接合耐圧を向上させるために入力コンタクト部直
下の接合深さを深くしたりする。
さらにボンディングパッドなどを構成するアルミニウム
層などの金属配線層を利用し、上記入力パッドに接続す
るアルミニウム層で抵抗素子Ｒ上を覆うようにし、半導
体基板と抵抗素子Ｒとの間に発生する電界の電界分布を
より均一化させる対策も採用されている。すなわち、第
２図（ａ）に示すように、半導体基板１２上に絶縁膜Ｉ
を介して形成された例えばポリシリコンから成る抵抗素
子Ｒに高電圧が印加されると、抵抗素子Ｒの端部に電気
力線が集中し、電界Ｅが集中する。電界Ｅが集中した部
分においては絶縁破壊が起きやすい。
層などの金属配線層を利用し、上記入力パッドに接続す
るアルミニウム層で抵抗素子Ｒ上を覆うようにし、半導
体基板と抵抗素子Ｒとの間に発生する電界の電界分布を
より均一化させる対策も採用されている。すなわち、第
２図（ａ）に示すように、半導体基板１２上に絶縁膜Ｉ
を介して形成された例えばポリシリコンから成る抵抗素
子Ｒに高電圧が印加されると、抵抗素子Ｒの端部に電気
力線が集中し、電界Ｅが集中する。電界Ｅが集中した部
分においては絶縁破壊が起きやすい。
このような電界Ｅの集中に起因した絶縁破壊を防止する
ために、第２１図（ｂ）に示すように、抵抗素子Ｒに接
続される金属配線層Ａを用いて抵抗素子Ｒの端部の上方
を覆う。このような構成とすると、金属配線層Ａは、抵
抗素子Ｒに接続されているため、電界Ｅの発生する部位
が拡げられ、基板１２と抵抗素子Ｒとの間に発生する電
界の分布が均一化される。このため、金属配線層Ａによ
って覆われた抵抗素子Ｒの端部における電気力線の集中
が緩和されるようになり、上記絶縁破壊の問題を解消で
きる。
ために、第２１図（ｂ）に示すように、抵抗素子Ｒに接
続される金属配線層Ａを用いて抵抗素子Ｒの端部の上方
を覆う。このような構成とすると、金属配線層Ａは、抵
抗素子Ｒに接続されているため、電界Ｅの発生する部位
が拡げられ、基板１２と抵抗素子Ｒとの間に発生する電
界の分布が均一化される。このため、金属配線層Ａによ
って覆われた抵抗素子Ｒの端部における電気力線の集中
が緩和されるようになり、上記絶縁破壊の問題を解消で
きる。
尚、金属配線層Ａの端部では電界Ｅが集中するが、金属
配線層Ａは抵抗素子Ｒ上に絶縁膜を介して形成されるた
めに、金属配線層Ａと基板１２との間の絶縁膜の厚さ
は、抵抗素子Ｒと基板１２との間の絶縁膜よりも厚くな
っている。従って、第２図（ａ）に示す装置よりも、電
界Ｅの集中に起因した絶縁破壊の恐れが低減される。な
お、第２図(a)および第２図(b)では絶縁膜Ｉの詳細な関
係は図を見やすくするために示していない。
配線層Ａは抵抗素子Ｒ上に絶縁膜を介して形成されるた
めに、金属配線層Ａと基板１２との間の絶縁膜の厚さ
は、抵抗素子Ｒと基板１２との間の絶縁膜よりも厚くな
っている。従って、第２図（ａ）に示す装置よりも、電
界Ｅの集中に起因した絶縁破壊の恐れが低減される。な
お、第２図(a)および第２図(b)では絶縁膜Ｉの詳細な関
係は図を見やすくするために示していない。
第２図(b)のようにアルミニウム層を用いて抵抗素子部
の電界分布の緩和を行なうために入力パッド部と同電位
のアルミニウム層で抵抗素子部を覆う場合、他電位のア
ルミニウム配線がこの抵抗素子部上を通ると抵抗素子部
全面をアルミニウム層で覆うことができなくなり、耐圧
向上の効果が減少する。このため充分な耐圧を得ようと
すると、入力保護回路上に自由に配線パターンを配置す
ることができなかった。
の電界分布の緩和を行なうために入力パッド部と同電位
のアルミニウム層で抵抗素子部を覆う場合、他電位のア
ルミニウム配線がこの抵抗素子部上を通ると抵抗素子部
全面をアルミニウム層で覆うことができなくなり、耐圧
向上の効果が減少する。このため充分な耐圧を得ようと
すると、入力保護回路上に自由に配線パターンを配置す
ることができなかった。
この発明は上記のような点に鑑みなされたもので、入力
パッドに異常な過大電圧が入力されても、入力コンタク
ト部および抵抗素子の破壊に対して効果を失うことがな
く、かつ配線設計の自由度を向上できる半導体装置を提
供することを目的とするものである。
パッドに異常な過大電圧が入力されても、入力コンタク
ト部および抵抗素子の破壊に対して効果を失うことがな
く、かつ配線設計の自由度を向上できる半導体装置を提
供することを目的とするものである。
すなわち、この発明に係る半導体装置は、上面に半導体
抵抗の形成された半導体基体と、この半導体基体上に絶
縁膜を介して形成されたシリコン或いはシリコン化合物
から成る導電体層と、この導電体層上に絶縁膜を介して
形成された入力パッドおよび配線層を含む金属配線層
と、を具備し、上記導電体層を上記半導体抵抗と金属配
線層とに互いに接続させるとともに少なくとも上記半導
体抵抗の上面を絶縁膜を介して覆うように形成されてい
る部分を持たせて上記半導体抵抗と上記半導体基体との
間に発生する電界を緩和させるように構成している。さ
らに、この導電体層を、上記金属配線層が形成される層
と異なる層に形成するようにしている。
抵抗の形成された半導体基体と、この半導体基体上に絶
縁膜を介して形成されたシリコン或いはシリコン化合物
から成る導電体層と、この導電体層上に絶縁膜を介して
形成された入力パッドおよび配線層を含む金属配線層
と、を具備し、上記導電体層を上記半導体抵抗と金属配
線層とに互いに接続させるとともに少なくとも上記半導
体抵抗の上面を絶縁膜を介して覆うように形成されてい
る部分を持たせて上記半導体抵抗と上記半導体基体との
間に発生する電界を緩和させるように構成している。さ
らに、この導電体層を、上記金属配線層が形成される層
と異なる層に形成するようにしている。
以下図面を参照してこの発明の一実施例につき説明す
る。第３図(a)，(b)はＮチャンネルシリコンゲートプロ
セスを用いてポリシリコン層から成る入力保護回路用抵
抗を形成した場合の平面図および断面図である。図にお
いて１２はＰ型の半導体基板であり、FET等の素子領域
とならない部位の半導体基板１２上にはフィールド酸化
膜１４が形成されている。
る。第３図(a)，(b)はＮチャンネルシリコンゲートプロ
セスを用いてポリシリコン層から成る入力保護回路用抵
抗を形成した場合の平面図および断面図である。図にお
いて１２はＰ型の半導体基板であり、FET等の素子領域
とならない部位の半導体基板１２上にはフィールド酸化
膜１４が形成されている。
この後、通常素子領域には図示しないゲート酸化膜およ
びソース、ドレイン用の拡散領域を形成し、ゲート酸化
膜上にゲート電極配線として第１層目のポリシリコン層
を形成する。
びソース、ドレイン用の拡散領域を形成し、ゲート酸化
膜上にゲート電極配線として第１層目のポリシリコン層
を形成する。
この際に図のように第１層目のポリシリコン層１６ａを
用いてフィールド酸化膜１４上にポリシリコンの抵抗素
子Ｒを形成する。
用いてフィールド酸化膜１４上にポリシリコンの抵抗素
子Ｒを形成する。
続いてウエハ上に所定のコンタクトホールを有するCVD
（Chemical Vapour Deposition）酸化膜から成る層間絶
縁膜１５を形成しその上に第２配線層として第２層目の
ポリシリコン層を形成する。
（Chemical Vapour Deposition）酸化膜から成る層間絶
縁膜１５を形成しその上に第２配線層として第２層目の
ポリシリコン層を形成する。
この際に、図に示すように入力保護回路部では耐圧向上
を目的として上記２層目のポリシリコン層１６を、抵抗
素子Ｒにコンタクトホール１５ｃを通じて接続した状態
で抵抗素子Ｒの上面を覆うように形成する。
を目的として上記２層目のポリシリコン層１６を、抵抗
素子Ｒにコンタクトホール１５ｃを通じて接続した状態
で抵抗素子Ｒの上面を覆うように形成する。
次いでウエハ上にCVD酸化膜から成る絶縁膜１７を被着
し、その上面にアルミニウムから成る金属配線層１８を
形成する。この金属配線層１８は所定のコンタクトホー
ルを通じて下層の第１層目および第２層目のポリシリコ
ン層等に接続し、入力パッドを含む外部装置との接続部
のボンディングパッドを構成するものである。
し、その上面にアルミニウムから成る金属配線層１８を
形成する。この金属配線層１８は所定のコンタクトホー
ルを通じて下層の第１層目および第２層目のポリシリコ
ン層等に接続し、入力パッドを含む外部装置との接続部
のボンディングパッドを構成するものである。
この実施例装置のように耐圧向上用のポリシリコン層１
６を用いて入力保護回路用の抵抗素子Ｒを覆い、FET等
と抵抗素子Ｒを組み合わせて構成した入力保護回路で
は、耐圧向上用のポリシリコン層１６によって、高電圧
入力時の抵抗素子Ｒにおける局部的な電界集中が緩和さ
れ、耐圧が向上する。
６を用いて入力保護回路用の抵抗素子Ｒを覆い、FET等
と抵抗素子Ｒを組み合わせて構成した入力保護回路で
は、耐圧向上用のポリシリコン層１６によって、高電圧
入力時の抵抗素子Ｒにおける局部的な電界集中が緩和さ
れ、耐圧が向上する。
また、このような装置では、通常のシリコンゲートMOS
装置で用いられている２層目のポリシリコン層１６を用
いて耐圧向上用のポリシリコン層を形成するため、耐圧
向上用のポリシリコン層１６上に金属配線層を配置する
ことができ、入力保護回路部の平面設置設計の自由度が
向上しその平面面積を小さくすることができる。しか
も、耐圧向上用ポリシリコン層１６を形成するために新
たに製造プロセスを付加する必要もない。
装置で用いられている２層目のポリシリコン層１６を用
いて耐圧向上用のポリシリコン層を形成するため、耐圧
向上用のポリシリコン層１６上に金属配線層を配置する
ことができ、入力保護回路部の平面設置設計の自由度が
向上しその平面面積を小さくすることができる。しか
も、耐圧向上用ポリシリコン層１６を形成するために新
たに製造プロセスを付加する必要もない。
第４図(a)，(b)に示す平面図および断面図は抵抗素子Ｒ
を半導体基体１２に形成したＮ+型拡散層１３で構成す
る場合を示したものである。
を半導体基体１２に形成したＮ+型拡散層１３で構成す
る場合を示したものである。
図において１２はＰ型の半導体基板、１４はフィールド
酸化膜であり、抵抗素子ＲとなるＮ+型拡散層１３の入
力コンタクト部１３ｃとなるところはＰＮ接合の接合破
壊を防止するために拡散深さを深くする。この拡散層１
３の抵抗値は例えばシート抵抗値４０Ω／□，拡散長
（抵抗長）２００μｍ，拡散層幅８μとして約１ＫΩ程
度のものである。
酸化膜であり、抵抗素子ＲとなるＮ+型拡散層１３の入
力コンタクト部１３ｃとなるところはＰＮ接合の接合破
壊を防止するために拡散深さを深くする。この拡散層１
３の抵抗値は例えばシート抵抗値４０Ω／□，拡散長
（抵抗長）２００μｍ，拡散層幅８μとして約１ＫΩ程
度のものである。
この拡散層１３上には層間絶縁膜１５を形成し、この層
間絶縁膜１５に設けられたコンタクトホール１５ｃを通
じて上記抵抗素子Ｒ上を覆うように第３図の場合と同様
にシリコンゲートMOS装置における２層目のポリシリコ
ン層を用いて、耐圧向上用のポリシリコン層１６を形成
する。
間絶縁膜１５に設けられたコンタクトホール１５ｃを通
じて上記抵抗素子Ｒ上を覆うように第３図の場合と同様
にシリコンゲートMOS装置における２層目のポリシリコ
ン層を用いて、耐圧向上用のポリシリコン層１６を形成
する。
さらにこのポリシリコン層１６上に、前記実施例と同様
に層間絶縁膜１７を介して、コンタクトホール１７ｃに
おいてポリシリコン層１６と接続する金属配線層１８を
形成する。
に層間絶縁膜１７を介して、コンタクトホール１７ｃに
おいてポリシリコン層１６と接続する金属配線層１８を
形成する。
このような装置では入力パッド部に高電圧が入力した場
合、耐圧向上用ポリシリコン層１６に入力パッドからの
高電圧が印加し、この耐圧向上用ポリシリコン層１６下
のシリコン基板中に反転層（空乏層）ができ、拡散層１
３の空乏層とつながり、１３の空乏層が伸びた形とな
る。この空乏層により、高電圧入力時にはコンタクト部
１３ｃ付近のＰＮ接合部における電界集中を緩和でき
る。
合、耐圧向上用ポリシリコン層１６に入力パッドからの
高電圧が印加し、この耐圧向上用ポリシリコン層１６下
のシリコン基板中に反転層（空乏層）ができ、拡散層１
３の空乏層とつながり、１３の空乏層が伸びた形とな
る。この空乏層により、高電圧入力時にはコンタクト部
１３ｃ付近のＰＮ接合部における電界集中を緩和でき
る。
なお上記第３図および第４図に示した実施例では、ウエ
ハ最上部の金属配線層１８で入力コンタクト部周辺を覆
うように示したが入力保護回路上のより広い区域を覆う
ように形成しても良い。
ハ最上部の金属配線層１８で入力コンタクト部周辺を覆
うように示したが入力保護回路上のより広い区域を覆う
ように形成しても良い。
同様に、上記耐圧向上用ポリシリコン層は抵抗Ｒ上のみ
ならず入力保護回路全体を覆うようにしても良い。
ならず入力保護回路全体を覆うようにしても良い。
また耐圧向上用ポリシリコン層１６は、ポリシリコン層
により形成するものに限らず、ポリシリコンの代わりに
例えばモリブデンシリサイドなどの高融点金属シリサイ
ドによる導電材料を用いて形成することもできる。
により形成するものに限らず、ポリシリコンの代わりに
例えばモリブデンシリサイドなどの高融点金属シリサイ
ドによる導電材料を用いて形成することもできる。
以上のようにこの発明によれば入力保護回路における抵
抗素子部上に例えばアルミニウム等から成る金属配線層
を形成できかつ異常電圧入力時の入力コンタクト部およ
び抵抗素子での破壊耐圧の向上できる入力保護回路用の
半導体装置を提供することができ、平面配置設計上の自
由度および装置耐圧の改善に寄与できる。
抗素子部上に例えばアルミニウム等から成る金属配線層
を形成できかつ異常電圧入力時の入力コンタクト部およ
び抵抗素子での破壊耐圧の向上できる入力保護回路用の
半導体装置を提供することができ、平面配置設計上の自
由度および装置耐圧の改善に寄与できる。
第１図は入力保護回路の回路構成の一例を示す回路図、
第２図は従来の半導体装置における電界分布状態を説明
する断面図、第３図はこの発明の一実施例に係る半導体
装置を示す平面図および断面図、第４図はこの発明の他
の実施例を示す平面図および断面図である。 １１……入力パッド、１２……半導体基板、１３……拡
散層、１３ｃ……入力コンタクト部、１６……耐圧向上
用ポリシリコン層、１８……金属配線層、Ｒ……抵抗素
子。
第２図は従来の半導体装置における電界分布状態を説明
する断面図、第３図はこの発明の一実施例に係る半導体
装置を示す平面図および断面図、第４図はこの発明の他
の実施例を示す平面図および断面図である。 １１……入力パッド、１２……半導体基板、１３……拡
散層、１３ｃ……入力コンタクト部、１６……耐圧向上
用ポリシリコン層、１８……金属配線層、Ｒ……抵抗素
子。
フロントページの続き (72)発明者 鈴木 洋一 神奈川県川崎市幸区小向東芝町１番地 東 京芝浦電気株式会社トランジスタ工場内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 東 京芝浦電気株式会社トランジスタ工場内 (56)参考文献 特開 昭56−133870（ＪＰ，Ａ) 特開 昭56−110251（ＪＰ，Ａ) 特開 昭57−201062（ＪＰ，Ａ) 特開 昭58−64059（ＪＰ，Ａ)
Claims (4)
- 【請求項１】抵抗素子を含む入力保護回路が形成された
半導体基体と、 前記抵抗素子上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成されるとともに、前記抵抗素
子の一端に接続され、前記抵抗素子を覆うことで前記抵
抗素子の端部における電界の集中を緩和させる、シリコ
ンを主成分とした導電体層と、 前記導電体層上に形成された第２の絶縁膜と、 前記第２の絶縁膜上に形成された入力パッドと、 前記第２の絶縁膜上に形成され、一端を前記導電体層に
電気的に接続し、他端を前記入力パッドに電気的に接続
する金属配線層とを具備し、 前記導電体層上方における前記第２の絶縁膜の表面上
に、前記金属配線層とは異なる他の金属配線層を配線し
たことを特徴とする半導体装置。 - 【請求項２】前記抵抗素子は、前記半導体基体内に形成
され、この基体とは逆導電型の拡散層で構成される拡散
抵抗であることを特徴とする特許請求の範囲第１項記載
の半導体装置。 - 【請求項３】前記抵抗素子は、前記半導体基体上に第３
の絶縁膜を介して形成され、多結晶シリコンで構成され
る多結晶シリコン抵抗であることを特徴鵜とする特許請
求の範囲第１項記載の半導体装置。 - 【請求項４】前記導電体層は、シリコン、シリコン化合
物、多結晶シリコンのうちのいずれかの物質で構成され
ることを特徴とする特許請求の範囲第１項乃至第３項い
ずれか一項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028696A JPH0618251B2 (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028696A JPH0618251B2 (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154056A JPS59154056A (ja) | 1984-09-03 |
| JPH0618251B2 true JPH0618251B2 (ja) | 1994-03-09 |
Family
ID=12255635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028696A Expired - Lifetime JPH0618251B2 (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618251B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206441A (ja) * | 1991-11-20 | 1993-08-13 | Nec Corp | 半導体集積回路装置 |
| JP4587192B2 (ja) * | 1999-09-20 | 2010-11-24 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852347B2 (ja) * | 1980-02-04 | 1983-11-22 | 株式会社日立製作所 | 高耐圧半導体装置 |
| JPS56133870A (en) * | 1980-03-22 | 1981-10-20 | Sharp Corp | Mos field effect semiconductor device with high breakdown voltage |
-
1983
- 1983-02-23 JP JP58028696A patent/JPH0618251B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59154056A (ja) | 1984-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4167018A (en) | MIS capacitance element | |
| JPH0194664A (ja) | 電界効果トランジスタ | |
| JPS5852347B2 (ja) | 高耐圧半導体装置 | |
| JPH02110976A (ja) | 絶縁ゲート型半導体装置 | |
| JPS6359257B2 (ja) | ||
| JPS59154056A (ja) | 半導体装置 | |
| JP2598446B2 (ja) | Ｍｉｓ−ｆｅｔ | |
| JP2629426B2 (ja) | ２重拡散型ｍｉｓｆｅｔを備えた半導体装置及びその製造方法 | |
| JP2732523B2 (ja) | 半導体集積回路装置 | |
| JP3217484B2 (ja) | 高耐圧半導体装置 | |
| JPH0590492A (ja) | 半導体集積回路とその製造方法 | |
| JPH04127574A (ja) | 縦型絶縁ゲート電界効果トランジスタ | |
| US5075754A (en) | Semiconductor device having improved withstanding voltage characteristics | |
| JP2993041B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS599955A (ja) | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 | |
| JPH0566026B2 (ja) | ||
| JP2682231B2 (ja) | 半導体装置 | |
| KR950007163A (ko) | Mos 트랜지스터를 가지는 반도체장치 및 그 제조방법 | |
| JPS5898966A (ja) | 半導体装置の入力保護装置 | |
| JPS58216439A (ja) | 半導体装置 | |
| JPS5935452A (ja) | 半導体集積回路装置 | |
| JPS63177454A (ja) | 半導体装置の製造方法 | |
| JPS5858747A (ja) | Ｍｏｓ型半導体集積回路 | |
| JPH0251259B2 (ja) | ||
| JPS5863177A (ja) | 半導体装置 |