JPS6223331B2 - - Google Patents
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- JPS6223331B2 JPS6223331B2 JP57201406A JP20140682A JPS6223331B2 JP S6223331 B2 JPS6223331 B2 JP S6223331B2 JP 57201406 A JP57201406 A JP 57201406A JP 20140682 A JP20140682 A JP 20140682A JP S6223331 B2 JPS6223331 B2 JP S6223331B2
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- 239000012212 insulator Substances 0.000 claims description 3
- 239000003973 paint Substances 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R31/00—Coupling parts supported only by co-operation with counterpart
- H01R31/08—Short-circuiting members for bridging contacts in a counterpart
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
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- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデイジタルコード設定スイツチの中で
も、特に小型機器において使用されるものに関す
る。
も、特に小型機器において使用されるものに関す
る。
従来例の構成とその問題点
従来、この種のデイジタルコード設定用スイツ
チとしては、手配線による設定、各種スイツ
チ類特にプリント基板上においてはデユアルライ
ンの大きさのDIPスイツチ、プログラミング・
読出し専用メモリ〔Ｐ―ROM〕、等を用いていた
が、以下のような欠点があつた。手配線の場合に
は、組立時間を多く必要とするとともにコード変
更が発生すると、その都度、半田付け作業を行な
わなければならない。プリント基板上のDIPスイ
ツチの場合にはコード変更が簡単であるけれど
も、スイツチ自身の大きさを小さくできず、また
スイツチの価格が安くない。特に、ポケツトに収
納されるような小型機器の場合にはスイツチの容
積が問題になる。Ｐ―ROMの場合には、コード
変更を考えて取付けにはROMソケツトを必要と
してコスト高となり、またＰ―ROMにコードを
書き込むための専用のＰ―ROMライターが必要
であり、コード変更が簡単に行なえない。
チとしては、手配線による設定、各種スイツ
チ類特にプリント基板上においてはデユアルライ
ンの大きさのDIPスイツチ、プログラミング・
読出し専用メモリ〔Ｐ―ROM〕、等を用いていた
が、以下のような欠点があつた。手配線の場合に
は、組立時間を多く必要とするとともにコード変
更が発生すると、その都度、半田付け作業を行な
わなければならない。プリント基板上のDIPスイ
ツチの場合にはコード変更が簡単であるけれど
も、スイツチ自身の大きさを小さくできず、また
スイツチの価格が安くない。特に、ポケツトに収
納されるような小型機器の場合にはスイツチの容
積が問題になる。Ｐ―ROMの場合には、コード
変更を考えて取付けにはROMソケツトを必要と
してコスト高となり、またＰ―ROMにコードを
書き込むための専用のＰ―ROMライターが必要
であり、コード変更が簡単に行なえない。
発明の目的
本発明はこれらの欠点を除去し安価でしかも装
置全体の小型化に寄与できるデイジタルコード設
定スイツチを提供することを目的とする。
置全体の小型化に寄与できるデイジタルコード設
定スイツチを提供することを目的とする。
発明の構成
本発明のデイジタルコード設定スイツチは、一
方の面に導電部を有する第１のブロツクと一方の
面に前記導電部を有しない第２のブロツクとを設
定コードに応じた順序で前記導電部を取付基板の
プリント配線面に向けて積み重ねて配設し、積み
重ねられた第１，第２のブロツクを収納箱に収容
して両ブロツクの相対位置を規定すると共に前記
プリント配線面に前記収納箱を取付けて第１，第
２のブロツクと取付基板との相対位置を規定し、
第１，第２のブロツクに対応して前記プリント配
線面にはＮビツト分の端子パターンを形成し、こ
のＮビツト分の端子パターンの所定のものを第１
のブロツクの各導電部でそれぞれ短絡することを
特徴とする。
方の面に導電部を有する第１のブロツクと一方の
面に前記導電部を有しない第２のブロツクとを設
定コードに応じた順序で前記導電部を取付基板の
プリント配線面に向けて積み重ねて配設し、積み
重ねられた第１，第２のブロツクを収納箱に収容
して両ブロツクの相対位置を規定すると共に前記
プリント配線面に前記収納箱を取付けて第１，第
２のブロツクと取付基板との相対位置を規定し、
第１，第２のブロツクに対応して前記プリント配
線面にはＮビツト分の端子パターンを形成し、こ
のＮビツト分の端子パターンの所定のものを第１
のブロツクの各導電部でそれぞれ短絡することを
特徴とする。
実施例の説明
以下、本発明の一実施例を図面に基づいて説明
する。第１図は少なくとも一つの面に導電部を有
する第１のブロツクＡの構成を示し、１はベース
で、直方体形状の絶縁体から成り、２は導電部と
しての導電性ゴムで、ベース１の端面１ａに貼着
されている。このように導電性ゴム２が端面１ａ
に貼着された第１のブロツクＡと、導電性ゴム２
が端面１ａに貼布されていない第２のブロツクＢ
とを、第２図のように、第１図のブロツクＡの端
面１ａを一方向に向けて設定コードに応じて所定
の順序で積み重ねられている。３は積み重ねられ
た第１，第２のブロツクＡ，Ｂを収容して第１，
第２のブロツクＡとＢの相対位置を規定する収納
箱で、上下にそれぞれ取付用ナツト４，５が設け
られている。Ｃは積み重ねられた第１，第２のブ
ロツクＡ，Ｂと共に収納箱３に収納されるスペー
サで、積み重ねられた第１，第２のブロツクＡ，
Ｂと前記取付用ナツト４，５を離すように作用し
ている。
する。第１図は少なくとも一つの面に導電部を有
する第１のブロツクＡの構成を示し、１はベース
で、直方体形状の絶縁体から成り、２は導電部と
しての導電性ゴムで、ベース１の端面１ａに貼着
されている。このように導電性ゴム２が端面１ａ
に貼着された第１のブロツクＡと、導電性ゴム２
が端面１ａに貼布されていない第２のブロツクＢ
とを、第２図のように、第１図のブロツクＡの端
面１ａを一方向に向けて設定コードに応じて所定
の順序で積み重ねられている。３は積み重ねられ
た第１，第２のブロツクＡ，Ｂを収容して第１，
第２のブロツクＡとＢの相対位置を規定する収納
箱で、上下にそれぞれ取付用ナツト４，５が設け
られている。Ｃは積み重ねられた第１，第２のブ
ロツクＡ，Ｂと共に収納箱３に収納されるスペー
サで、積み重ねられた第１，第２のブロツクＡ，
Ｂと前記取付用ナツト４，５を離すように作用し
ている。
第３図は収納箱３が取付けられる取付基板６の
プリント配線面７を示し、８，９は取付用ナツト
４，５に係合するボルト１３の挿通孔、T1〜T8
は第１，第２のブロツクＡ，Ｂに対応して設けら
れたＮ＝８ビツト分の端子パターンで、収納箱３
を取付基板６に取付けることにより、第４図のよ
うに第１のブロツクＡの導電性ゴム２によつて端
子パターンT1〜T8のうちのT1，T3，T4，T6，T8
が短絡され、各端子パターンT1〜ＴNの“０”に
接続した場合には、第１のブロツクＡによつてそ
のビツトが論理レベル“０”に設定され、第２の
ブロツクＢのビツトは論理レベル“１”に設定さ
れる。また、共通端子１０を論理レベル“１”に
接続した場合には第１，第２のブロツクＡ，Ｂに
よつてそれぞれ“１”，“０”が設定される。
プリント配線面７を示し、８，９は取付用ナツト
４，５に係合するボルト１３の挿通孔、T1〜T8
は第１，第２のブロツクＡ，Ｂに対応して設けら
れたＮ＝８ビツト分の端子パターンで、収納箱３
を取付基板６に取付けることにより、第４図のよ
うに第１のブロツクＡの導電性ゴム２によつて端
子パターンT1〜T8のうちのT1，T3，T4，T6，T8
が短絡され、各端子パターンT1〜ＴNの“０”に
接続した場合には、第１のブロツクＡによつてそ
のビツトが論理レベル“０”に設定され、第２の
ブロツクＢのビツトは論理レベル“１”に設定さ
れる。また、共通端子１０を論理レベル“１”に
接続した場合には第１，第２のブロツクＡ，Ｂに
よつてそれぞれ“１”，“０”が設定される。
第５図はこのような構成のデイジタルコード設
定スイツチが使用される無線受信機等における個
別呼出し回路で、１１は入力パルスＰの数を計数
するカウンタ回路、１２は一致検出回路で、カウ
ンタ回路１１の出力と端子パターンT1〜T8の出
力とが入力され、両者の一致を検出して一致検出
信号Ｊを出力する。なお、これら回路は前記取付
基板６上で形成されている。
定スイツチが使用される無線受信機等における個
別呼出し回路で、１１は入力パルスＰの数を計数
するカウンタ回路、１２は一致検出回路で、カウ
ンタ回路１１の出力と端子パターンT1〜T8の出
力とが入力され、両者の一致を検出して一致検出
信号Ｊを出力する。なお、これら回路は前記取付
基板６上で形成されている。
このように構成したため、第１のブロツクＡは
導電性ゴム２の幅を１mm程度にまで小さくするこ
とができるため、全体として小型のスイツチを構
成できる。また、デイジタル設定スイツチが使用
される回路が構成された取付基板６に設けられた
端子パターンT1〜T8を端子として利用するため
安価である。また、収納箱３を外して第１，第２
のブロツクＡ，Ｂを適宜入れ代えることによつ
て、設定値を容易に変更できる。
導電性ゴム２の幅を１mm程度にまで小さくするこ
とができるため、全体として小型のスイツチを構
成できる。また、デイジタル設定スイツチが使用
される回路が構成された取付基板６に設けられた
端子パターンT1〜T8を端子として利用するため
安価である。また、収納箱３を外して第１，第２
のブロツクＡ，Ｂを適宜入れ代えることによつ
て、設定値を容易に変更できる。
また、上記実施例では８ビツトであつたが、使
用bit数については、第１，第２のブロツクＡ，
Ｂをできるだけ、うすい形にしたりあるいは収納
箱３を大きくするなどによつてbit数を多くでき
る。
用bit数については、第１，第２のブロツクＡ，
Ｂをできるだけ、うすい形にしたりあるいは収納
箱３を大きくするなどによつてbit数を多くでき
る。
上記実施例では、第１のブロツクＡと第２のブ
ロツクＢとは別のものであつたが、第６図のよう
に、第４図において第２のブロツクＢを介装すべ
き所には、第１のブロツクＡを一方の端面１ａと
対向して導電性ゴム２が設けられていない端面１
ｂを取付基板６のプリント配線面７側にして取付
けても同様の効果が得られる。
ロツクＢとは別のものであつたが、第６図のよう
に、第４図において第２のブロツクＢを介装すべ
き所には、第１のブロツクＡを一方の端面１ａと
対向して導電性ゴム２が設けられていない端面１
ｂを取付基板６のプリント配線面７側にして取付
けても同様の効果が得られる。
上記各実施例では、導電部として導電性ゴム２
をベース１に貼着したが、導電性ゴム２に代つて
端面１ａの所定部分に導電塗料を塗布しても同様
の効果が得られる。特にこの場合には、端子パタ
ーンT1〜ＴNとの接触を良好にするためにベース
１を弾性を有するゴム材などから構成し、収納箱
３を取付基板６に固定した時にベース１の弾性で
導電塗料の塗布された端面１ａが端子パターン
T1〜ＴN側に押圧されるようにすることが好まし
い。また、導電性ゴム２の場合もベース１を弾性
体で作成することが同様の理由で好ましい。
をベース１に貼着したが、導電性ゴム２に代つて
端面１ａの所定部分に導電塗料を塗布しても同様
の効果が得られる。特にこの場合には、端子パタ
ーンT1〜ＴNとの接触を良好にするためにベース
１を弾性を有するゴム材などから構成し、収納箱
３を取付基板６に固定した時にベース１の弾性で
導電塗料の塗布された端面１ａが端子パターン
T1〜ＴN側に押圧されるようにすることが好まし
い。また、導電性ゴム２の場合もベース１を弾性
体で作成することが同様の理由で好ましい。
発明の効果
以上説明のように本発明によると次のような効
果が得られる。
果が得られる。
Γ デイジタル設定スイツチが使用される回路が
構成された取付基板に設けられた端子パターン
を端子として利用するため安価である。
構成された取付基板に設けられた端子パターン
を端子として利用するため安価である。
Γ 第１，第２のブロツクの積み重ね方によつて
コードの設定変更が容易である。
コードの設定変更が容易である。
Γ 第１，第２のブロツクを薄くすることによつ
て小型化できるため、実装容積を小さくでき、
小型機器での使用に適する。
て小型化できるため、実装容積を小さくでき、
小型機器での使用に適する。
図面は本発明の実施例を示し、第１図は第１の
ブロツクの拡大斜視図、第２図は収納箱に第１，
第２のブロツクを収納した積み重ね状態の拡大斜
視図、第３図は取付基板のプリント配線面の要部
拡大平面図、第４図は収納箱取付状態の拡大断面
図、第５図はデイジタル設定スイツチ使用回路
図、第６図は他の実施例の拡大断面図である。 Ａ…第１のブロツク、Ｂ…第２のブロツク、
T1〜ＴN…端子パターン、１…ベース、２…導電
性ゴム（導電部）、３…収納箱、４，５…取付用
ナツト、６…取付基板、７…プリント配線面。
ブロツクの拡大斜視図、第２図は収納箱に第１，
第２のブロツクを収納した積み重ね状態の拡大斜
視図、第３図は取付基板のプリント配線面の要部
拡大平面図、第４図は収納箱取付状態の拡大断面
図、第５図はデイジタル設定スイツチ使用回路
図、第６図は他の実施例の拡大断面図である。 Ａ…第１のブロツク、Ｂ…第２のブロツク、
T1〜ＴN…端子パターン、１…ベース、２…導電
性ゴム（導電部）、３…収納箱、４，５…取付用
ナツト、６…取付基板、７…プリント配線面。
Claims (1)
- 【特許請求の範囲】 １ 一方の端面に導電部を有する第１のブロツク
と一方の端面に前記導電部を有しない第２のブロ
ツクとを設定コードに応じた順序で前記導電部を
取付基板のプリント配線面に向けて積み重ねて配
設し、積み重ねられた第１，第２のブロツクを収
納箱に収容して両ブロツクの相対位置を規定する
と共に前記プリント配線面に前記収納箱を取付け
て第１，第２のブロツクと取付基板との相対位置
を規定し、第１、第２のブロツクに対応して前記
プリント配線面にはＮビツト分の端子パターンを
形成し、このＮビツト分の端子パターンの所定の
ものを第１のブロツクの各導電部でそれぞれ短絡
するデイジタルコード設定スイツチ。 ２ 第２のブロツクを、直方体形状の絶縁体の一
つの面に、導電部となる導電ゴムを貼着または導
電塗料を塗布して構成したことを特徴とする特許
請求の範囲第１項記載のデイジタルコード設定ス
イツチ。 ３ 第１，第２のブロツクを、一方の端面に導電
部を設け、この一方の端面と対向する他方の端面
を絶縁部に構成した特許請求の範囲第１項記載の
デイジタルコード設定スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201406A JPS5991535A (ja) | 1982-11-16 | 1982-11-16 | デイジタルコ−ド設定スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201406A JPS5991535A (ja) | 1982-11-16 | 1982-11-16 | デイジタルコ−ド設定スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5991535A JPS5991535A (ja) | 1984-05-26 |
| JPS6223331B2 true JPS6223331B2 (ja) | 1987-05-22 |
Family
ID=16440557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201406A Granted JPS5991535A (ja) | 1982-11-16 | 1982-11-16 | デイジタルコ−ド設定スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991535A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6564574B2 (ja) | 2015-02-06 | 2019-08-21 | コマツ産機株式会社 | プレス機械およびプレス機械の使用方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3529475B2 (ja) * | 1995-02-23 | 2004-05-24 | 独立行政法人 科学技術振興機構 | 半導体微小ドットの製造方法 |
| JPH10261785A (ja) * | 1997-03-18 | 1998-09-29 | Fujitsu Ltd | 量子箱半導体装置及びその製造方法 |
| JP2993470B2 (ja) * | 1997-07-14 | 1999-12-20 | 日本電気株式会社 | 半導体立体量子構造の作製方法 |
| JP3246444B2 (ja) * | 1998-06-30 | 2002-01-15 | 日本電気株式会社 | 半導体量子ドット素子及びその製造方法 |
| JP3304903B2 (ja) * | 1998-12-21 | 2002-07-22 | 日本電気株式会社 | 半導体量子ドット素子とその製造方法 |
| AU2001241186A1 (en) * | 2000-03-16 | 2001-09-24 | Matsushita Electric Industrial Co., Ltd. | Method for precisely machining microstructure |
| JP2004342851A (ja) * | 2003-05-15 | 2004-12-02 | Sharp Corp | 半導体膜の成長方法およびこの半導体膜を備えた半導体素子 |
| JP4707475B2 (ja) * | 2005-06-17 | 2011-06-22 | 国立大学法人 東京大学 | 化合物半導体結晶の成長方法、その成長方法を用いて成長した化合物半導体結晶の層を備えた半導体装置及び半導体基板 |
| JP2007123731A (ja) * | 2005-10-31 | 2007-05-17 | Toshiba Corp | 半導体発光素子および半導体発光装置 |
| JP5521678B2 (ja) * | 2010-03-23 | 2014-06-18 | 富士通株式会社 | 半導体光波形整形装置 |
| EP2720275A4 (en) * | 2011-06-13 | 2014-12-10 | Univ Tohoku | QUANTUM NANOPOUNTS, TWIN-DIMENSIONAL QUANTUM NANOPUNCT ARRAY AND SEMICONDUCTOR DEVICE THEREFOR AND METHOD OF MANUFACTURING THEREOF |
-
1982
- 1982-11-16 JP JP57201406A patent/JPS5991535A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5991535A (ja) | 1984-05-26 |
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