JPS62233862A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリ集積回路、特に画像メモリに好適なメモ
リ集積回路に関する。

（従来の技術） 画像メモリは、周知のように、特定のビットパターンに
対する明暗逆転や色処理を行なうべ（。

ビットパターンコンブリメントをとったりビット修飾を
行なったりする必要があるが、従来はこの種のメモリに
通常のメモリ集積回路を使用し、上述のようなビット処
理はメモリ集積回路の外部で行なうようにしている。

通常のメモリ集積回路とは、メモリセルがマトリクス状
に配列されて成るメモリマドリスと、アドレス信号に応
答してメモリマトリクスのうちの特定番地を選択するた
めの信号を生成するアドレスデコード回路と、メモリマ
トリクスからの読出信号を外部へ出力するための読出回
路とで構成されてＳつ、汎用コンビエータの主記憶とし
て広（使用されているようなメモリ集積回路である。

（発明が解決しようとする問題点） このよ５な従来構成に２いては、特定のビットパターン
に対して、前述のようＫ、ビット処理を行なうための回
路を設けろ必要があり、ハードウェア量が多（なってし
まうという問題点がある。

（問題点を解決するための手段） 本発明のメモリ集積回路は、それぞれはメモリセルがマ
トリクス状に配列されて成る同一構成の複数個のメモリ
小マトリクスと。

アドレス信号に応答してすべてのメモリ小マトリクスの
特定番地を選択するための信号を生成するアドレスデコ
ード回路と。

読出ブロック数指定信号およびアドレス信号の上位ビッ
トから成るブロック指定信号に応答して少なくとも１つ
のメモリ小マトリクスを同時に選択するための信号を生
成するブロックデコード回路と。

すべてのメモリ小マトリクスからの読出信号の排他的論
理和演算を行なう排他的論理和回路とから構成され排他
的論理和回路の出力を外部への読出信号とするようにし
たことを特徴とする。

（実施例） 次に本発明の実施例について磨面を参照して説明する。

第１因は本発明の一実施例を示すブロック図である。

第１図を参照すると１本実施例は、それぞれはメモリセ
ルがヤトリクス状に配列されて成る同一構成の４つのメ
モリ小マトリクス１１．１２゜１３および１４と、下位
アドレス信号２１に応答して４つのメモリ小マトリクス
１１〜１４の特定の行選択信号を生成する行デコード回
路２０ど。

中位アドレス信号３１に応答して４つのメモリマトリク
ス１１〜１４の特定の列選択信号を生成する列デコード
回路３０と、読出ブロック数指定信号４２および上位ア
ドレス信号４１に応答して少なくとも１つのメモリ小マ
トリクスを同時に選定するための信号を生成するブロッ
クデコード回路４０と、４つのメモリ小マトリクス１１
〜１４からの読出信号の排他的論理和（以下ＥＯ几と記
丁）演算を行ｉようＥＯＲ回路５０とから構成されてい
る。

このようなメモリ集積回路は、メモリ小マトリクス１つ
分の語数に対するｌビットを占めるので。

１語のピッド長分だけのメモリ集積回路を便用すること
により、所望の画像メモリを構成することができる。

さて１行デコード回路２０と列デコード回路３０が生成
するそれぞれ行選択信号と列選択信号は４つのメモリ小
マトリクス１１〜１４に共通的に供給されて、各メモリ
小マトリクスにｓＩｄる同一位置の特定アドレスを選定
する。

いま、ブロック数指定信号４２が１”であると、ブロッ
クデコード回路４０は上位アドレス信号４１が指定する
メモリ小マトリクスのみに活性化信号を送出てる。した
がって、当該メモリ小マド１）クスのみから鉱■出信誉
がＥＯ几回路５０に人力し、ｇＯＲ回路５０では他のメ
モリ小マトリクスからの入力が無い（論理″′０“）の
で入力した読出信号をそのま＼外部への読出信号５１と
する。

次に、ブロック数指定信号４２が“２”であるときＫは
、ブロックデコード回路は上位アドレス信号４１が指定
するメモリ小マトリクスとこのメモリ小マトリクスに続
くブ四ツク番号のメモリ小マトリクスとに活性化信号を
送出する。この結果。

２つのメモリ小マトリクスから読出信号がｇＯａ回路５
０に入力し、ＨＯＦＬ回路５０はこの２つの読出信号に
ついてＥＯ几演算を施し、その演算結果を読出信号５１
とする。

ブロック数指定信号４２が３”であるとぎも上述の”２
“であるときの動作と同様に、ブロックデコード回路４
０は上位アドレス信号４１が指定ｊるメモリ小マトリク
スとこのメモリ小マトリクスに続（２つのブロック蛋号
のメモリ小マトリクス、すなわち、合計３つのメモリ小
マ）　ＩＪクスに活性化信号を送出する。この結果、３
つのメモリ小マトリクスから読出信号がＥＯＲ回路５０
に入力し、ＥＯ几回路５０はこの３つの読出信号につい
てＥＯ几演算を施し、その演算結果を読出信号５１とす
る。

また、ブロック数指定信号４２力げ４″であるとぎには
、ブロックデコード回路４０は４つのメモリ小マトリク
ス１１〜１４丁べてに活性化信号を送出し、ＢＯＲ回路
５０は４つのメモリ小マトリクス１１〜１４かもの読出
信号についてｇＯ几演算な施丁。

以上に説明したようなメモリ集積回路を、１語のビット
長分だけ便用すれば１語のビットパターンを表現できる
ことになる。いま、たとえば、メモリ小７トリクス１１
に特定のビットノ（ターン（パターンＡと記′１′″）
を、またメモリ小マトリクス１２の同一位置にオール”
１“をそれぞれ書込んでＳぎ、ブロック数指定信号４２
として′″２”を与えかつ下位アドレス信号２１と中位
アドレス信号３１は上述の特定ビットパターン書込みア
ドレスを選定するような内容にし、上位アドレス信号４
１はメモリ小マトリクス１１を選定するような内容にし
て、読出動作を行なわせれば、読出信号５１としてパタ
ーン人のコンブリメントを得ることができるようになる
。

同様にし”Ｃ，メモリ小マトリクス１１にパターン人を
、またメモリ小マトリクス１２にパターンＢを書込んで
８けば読出４８号５１としてパターンＢによる修飾結果
を得るようにできる。

さらに、３つのメモリ小マトリクスあるいは４つのメモ
リ小マトリクスを同時に読出丁よ５に丁れば、パターン
人に対する３重あるいは４種の修飾結果が同様にして得
られろようになる。

（発明の効果） 本発明によれば１以上に説明したような構成を採用する
ことにより、特定のビットパターンに対するビット処理
がメモリ集積回路の内部で行なえるようになるため、従
来は必要でありたビット処理用の外部回路が不要となり
、ノ１−ドウエア量が軽減した画像メモリを実現できろ
ようになる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す。 １ｉ　　、１２，１３，１４・・・・・・メモリ小マト
リクス、２０・・・・・・行デコード回路、３０・・・
・・・列デコード回路、４０・・・・・・ブロックデコ
ード回路、５０・・・マ、命（

Claims (1)

1. 【特許請求の範囲】 それぞれのメモリセルがマトリクス状に配列されている
   同一構成の複数個のメモリ小マトリクスと、 アドレス信号に応答してすべての前記メモリ小マトリク
   スの特定番地を選択するための信号を生成するアドレス
   デコード回路と、 読出ブロック数指定信号および前記アドレス信号の上位
   ビットから成るブロック指定信号に応答して少なくとも
   １つの前記メモリ小マトリクスを同時に選択するための
   信号を生成するブロックデコード回路と、 すべての前記メモリ小マトリクスからの読出信号の排他
   的論理和演算を行なう排他的論理和回路とから構成され
   前記排他的論理和回路の出力を外部への読出信号とする
   ようにしたことを特徴とするメモリ集積回路。