JPS6223397B2 - - Google Patents
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- JPS6223397B2 JPS6223397B2 JP56090102A JP9010281A JPS6223397B2 JP S6223397 B2 JPS6223397 B2 JP S6223397B2 JP 56090102 A JP56090102 A JP 56090102A JP 9010281 A JP9010281 A JP 9010281A JP S6223397 B2 JPS6223397 B2 JP S6223397B2
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- Japan
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- sense
- refresh
- amplifier
- signal
- input
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明はマトリツクスアレイを複数のサブア
レイに分割したダイナミツクRAMにおいて、シ
ステム側から見た場合のメモリ使用効率を高める
ことができるICメモリに関するものである。
レイに分割したダイナミツクRAMにおいて、シ
ステム側から見た場合のメモリ使用効率を高める
ことができるICメモリに関するものである。
第１図は従来のMOS−FETダイナミツクRAM
のセンス・リフレツシユ・アンプリフアイヤを示
す回路図である。同図において、MCLおよび
MCRはその詳細を第２図に示すように、MOS−
FETダイナミツクRAMの、一例として１トラン
ジスタ１キヤパシタ方式のメモリセル、T1およ
びT2はクロツク信号φ１によつて制御され、読
み出し／書き込み／リフレツシユのメモリ動作が
終了した後にセンス・リフレツシユ・アンプリフ
アイヤのビツトラインBLおよびをそれぞれプ
リチヤージ電圧Vpに充電する第１および第
2MOS−FET、WLLよびWLRはそれぞれワード
ライン、T3およびT4はそれぞれドレインがビツ
トラインBLおよびに接続し、それぞれソース
が入出力ノードN1およびN2に接続し、それぞれ
ゲートがクロツク信号φ２に接続する第３および
第4MOS−FET、T5およびT6はフリツプフロツ
プを形成するようにクロスカツプル接続し、ソー
スは共通に接続したのちセンス・リフレツシユ・
アンプリフアイヤ活性化信号φ３に接続する第５
および第6MOS−FET、Ｉ／Ｏおよびはそ
れぞれ入出力データ線、T7はドレインがビツト
ラインBLに接続し、ソースが入出力データ線
Ｉ／Ｏに接続し、ゲートに図示せぬＹデコーダの
出力信号Ｙが入力する第7MOS−FET、T8はド
レインがビツトラインに接続し、ソースが入
出力データ線に接続し、ゲートに図示せぬ
Ｙデコーダの出力信号Ｙが入力する第8MOS−
FET、DWL０およびDWL１はそれぞれダミーワ
ードライン、DMC０はビツトラインBLに接続
し、ダミーワードラインDWL０によつて制御さ
れるダミーメモリセル、DMC１はビツトライン
に接続し、ダミーワードラインDWL１によつ
て制御されるダミーメモリセルである。
のセンス・リフレツシユ・アンプリフアイヤを示
す回路図である。同図において、MCLおよび
MCRはその詳細を第２図に示すように、MOS−
FETダイナミツクRAMの、一例として１トラン
ジスタ１キヤパシタ方式のメモリセル、T1およ
びT2はクロツク信号φ１によつて制御され、読
み出し／書き込み／リフレツシユのメモリ動作が
終了した後にセンス・リフレツシユ・アンプリフ
アイヤのビツトラインBLおよびをそれぞれプ
リチヤージ電圧Vpに充電する第１および第
2MOS−FET、WLLよびWLRはそれぞれワード
ライン、T3およびT4はそれぞれドレインがビツ
トラインBLおよびに接続し、それぞれソース
が入出力ノードN1およびN2に接続し、それぞれ
ゲートがクロツク信号φ２に接続する第３および
第4MOS−FET、T5およびT6はフリツプフロツ
プを形成するようにクロスカツプル接続し、ソー
スは共通に接続したのちセンス・リフレツシユ・
アンプリフアイヤ活性化信号φ３に接続する第５
および第6MOS−FET、Ｉ／Ｏおよびはそ
れぞれ入出力データ線、T7はドレインがビツト
ラインBLに接続し、ソースが入出力データ線
Ｉ／Ｏに接続し、ゲートに図示せぬＹデコーダの
出力信号Ｙが入力する第7MOS−FET、T8はド
レインがビツトラインに接続し、ソースが入
出力データ線に接続し、ゲートに図示せぬ
Ｙデコーダの出力信号Ｙが入力する第8MOS−
FET、DWL０およびDWL１はそれぞれダミーワ
ードライン、DMC０はビツトラインBLに接続
し、ダミーワードラインDWL０によつて制御さ
れるダミーメモリセル、DMC１はビツトライン
に接続し、ダミーワードラインDWL１によつ
て制御されるダミーメモリセルである。
なお、第1MOS−FET T1および第2MOS−
FET T2はそのドレインにはプリチヤージ電圧
Vpが印加し、ゲートにはクロツク信号φ１が印
加し、ソースはそれぞれビツトラインBLおよび
に接続する。また、メモリセルMCLおよび
MCRはそれぞれビツトラインBLおよびに複数
個接続することはもちろんであるが、説明を簡単
にするため、それぞれ１個接続する。また、第２
図に示すメモリセルMCLあるいはMCRにおい
て、ＴMはドレインがビツトラインBLまたは
に接続し、ソースがメモリキヤパシタＣMの第１
の電極に接続し、ゲートがワードラインWLLま
たはに接続するメモリ用MOS−FET、D1は
基準電位が印加する基準電位端子であり、メモリ
セル構造によつて電源電位や大地電位などが使用
される。また、ダミーメモリセルDAC０および
DMC１は第２図に示すメモリセルと同様に、キ
ヤパシタの容量を変化させることによつて、リフ
アレンス電位を発生させるのが通常の方法であ
る。
FET T2はそのドレインにはプリチヤージ電圧
Vpが印加し、ゲートにはクロツク信号φ１が印
加し、ソースはそれぞれビツトラインBLおよび
に接続する。また、メモリセルMCLおよび
MCRはそれぞれビツトラインBLおよびに複数
個接続することはもちろんであるが、説明を簡単
にするため、それぞれ１個接続する。また、第２
図に示すメモリセルMCLあるいはMCRにおい
て、ＴMはドレインがビツトラインBLまたは
に接続し、ソースがメモリキヤパシタＣMの第１
の電極に接続し、ゲートがワードラインWLLま
たはに接続するメモリ用MOS−FET、D1は
基準電位が印加する基準電位端子であり、メモリ
セル構造によつて電源電位や大地電位などが使用
される。また、ダミーメモリセルDAC０および
DMC１は第２図に示すメモリセルと同様に、キ
ヤパシタの容量を変化させることによつて、リフ
アレンス電位を発生させるのが通常の方法であ
る。
次に、上記構成によるMOS−FETダイナミツ
クRAMのセンス・リフレツシユ・アンプリフア
イヤの動作について、第３図ａ〜第３図ｇに示す
クロツク・ダイナミツク・チヤートを参照して説
明する。まず、初期状態として、クロツク信号φ
１が第３図ａに示すように、ハイレベルにあると
き、ビツトラインBLおよびは第３図ｆに示す
ように、プリチヤージ電圧Vpに充電され、クロ
ツク信号φ２も第３図ｄに示すように、ハイレベ
ルである。このため、第3MOS−FET T3および
第4MOS−FET T4を介して入出力ノードN1およ
びN2もプリチヤージ電圧Vpレベルに充電され、
さらに、センス・リフレツシユ・アンプリフアイ
ヤ活性化信号φ３も第３図ｅに示すように、（Vp
−Vth）レベルに充電される。次に、複数本のワ
ードラインの内１本が選択されて電位が上昇す
る。一例として、左側のワードラインの内の一
本、すなわちWLLが選択されたとすると、同時
に右側のダミーワードラインDWL１も選択され
て、同時に電位が上昇する。メモリセルMCLの
情報がビツトラインBLに読み出され、第3MOS
−FET T3を介してフリツプフロツプの入出力ノ
ードN1に伝わり、ダミーメモリセルDML１の情
報がビツトラインに読み出され、第4MOS−
FET T4を介してフリツプフロツプのもう一方の
入出力ノードN2に伝わる。そして、読み出され
た情報がフリツプフロツプの入出力ノードに充分
に伝わつたところで、クロツク信号φ２の電位が
低下し、第３および第4MOS−FET T3およびT4
を高インピーダンス状態にして、ビツトライン
BLと入出力ノードN1、ビツトラインと入出力
ノードN2をそれぞれ電気的に分離して、フリツ
プフロツプの容量性負荷を軽減して、センス・リ
フレツシユ・アンプリフアイヤの感度が増大す
る。その後、センス・リフレツシユ・アンプリフ
アイヤ活性化信号φ３の電位が第３図ｅに示すよ
うに低下すると、入出力ノードN1およびN2に読
み出された情報の比較・増幅が行なわれる。同様
の比較・増幅動作はマトリツクス状に配列された
メモリセルのアレイ中のセンス・リフレツシユ・
アンプリフアイヤ全数において同時に行なわれ
る。すなわち、１本のワードラインを選択するこ
とにより、メモリセル・アレイのＸ座標が選択さ
れ、選択されたＸ座標と各Ｙ座標との交点のメモ
リセルの情報がそのＹ座標のセンス・リフレツシ
ユ・アンプリフアイヤにおいて増幅されることに
なる。次に、１組のビツトラインBLおよびの
対を選択することにより、メモリセル・アレイの
Ｙ座標が選択され、そのＹ座標のセンス・リフレ
ツシユ・アンプリフアイヤの出力が、第３および
第4MOS−FET T3およびT4を介してそれぞれビ
ツトラインBLおよびに伝わる。そして、図示
せぬＹデコーダの選択出力信号Ｙが第３図ｇに示
すように、ハイレベルになると、ビツトライン
BLの電位が第7MOS−FET１２を介して入出力
データ線Ｉ／Ｏに伝わる一方、ビツトライン
の電位が第8MOS−FET T8を介して、入出力デ
ータ線に伝わる。以上がセンス・リフレツ
シユ・アンプリフアイヤの読み出し動作である。
クRAMのセンス・リフレツシユ・アンプリフア
イヤの動作について、第３図ａ〜第３図ｇに示す
クロツク・ダイナミツク・チヤートを参照して説
明する。まず、初期状態として、クロツク信号φ
１が第３図ａに示すように、ハイレベルにあると
き、ビツトラインBLおよびは第３図ｆに示す
ように、プリチヤージ電圧Vpに充電され、クロ
ツク信号φ２も第３図ｄに示すように、ハイレベ
ルである。このため、第3MOS−FET T3および
第4MOS−FET T4を介して入出力ノードN1およ
びN2もプリチヤージ電圧Vpレベルに充電され、
さらに、センス・リフレツシユ・アンプリフアイ
ヤ活性化信号φ３も第３図ｅに示すように、（Vp
−Vth）レベルに充電される。次に、複数本のワ
ードラインの内１本が選択されて電位が上昇す
る。一例として、左側のワードラインの内の一
本、すなわちWLLが選択されたとすると、同時
に右側のダミーワードラインDWL１も選択され
て、同時に電位が上昇する。メモリセルMCLの
情報がビツトラインBLに読み出され、第3MOS
−FET T3を介してフリツプフロツプの入出力ノ
ードN1に伝わり、ダミーメモリセルDML１の情
報がビツトラインに読み出され、第4MOS−
FET T4を介してフリツプフロツプのもう一方の
入出力ノードN2に伝わる。そして、読み出され
た情報がフリツプフロツプの入出力ノードに充分
に伝わつたところで、クロツク信号φ２の電位が
低下し、第３および第4MOS−FET T3およびT4
を高インピーダンス状態にして、ビツトライン
BLと入出力ノードN1、ビツトラインと入出力
ノードN2をそれぞれ電気的に分離して、フリツ
プフロツプの容量性負荷を軽減して、センス・リ
フレツシユ・アンプリフアイヤの感度が増大す
る。その後、センス・リフレツシユ・アンプリフ
アイヤ活性化信号φ３の電位が第３図ｅに示すよ
うに低下すると、入出力ノードN1およびN2に読
み出された情報の比較・増幅が行なわれる。同様
の比較・増幅動作はマトリツクス状に配列された
メモリセルのアレイ中のセンス・リフレツシユ・
アンプリフアイヤ全数において同時に行なわれ
る。すなわち、１本のワードラインを選択するこ
とにより、メモリセル・アレイのＸ座標が選択さ
れ、選択されたＸ座標と各Ｙ座標との交点のメモ
リセルの情報がそのＹ座標のセンス・リフレツシ
ユ・アンプリフアイヤにおいて増幅されることに
なる。次に、１組のビツトラインBLおよびの
対を選択することにより、メモリセル・アレイの
Ｙ座標が選択され、そのＹ座標のセンス・リフレ
ツシユ・アンプリフアイヤの出力が、第３および
第4MOS−FET T3およびT4を介してそれぞれビ
ツトラインBLおよびに伝わる。そして、図示
せぬＹデコーダの選択出力信号Ｙが第３図ｇに示
すように、ハイレベルになると、ビツトライン
BLの電位が第7MOS−FET１２を介して入出力
データ線Ｉ／Ｏに伝わる一方、ビツトライン
の電位が第8MOS−FET T8を介して、入出力デ
ータ線に伝わる。以上がセンス・リフレツ
シユ・アンプリフアイヤの読み出し動作である。
次に、書き込み動作は次の通りである。まず、
入出力データ線Ｉ／Ｏおよびに強制的に電
圧を印加することで成される。そして、読み出
し・書き込み動作が終了すると、ワードライン
WLLおよびWLR、ダミーワードラインDWL０お
よびDWL１、図示せぬＹデコーダの出力信号Ｙ
の各信号はすべてローレベルになり、クロツク信
号φ１がハイレベルになり、そして、ビツトライ
ンBLおよびのVpレベルへの充電が行なわれ
て、初期状態に戻る。
入出力データ線Ｉ／Ｏおよびに強制的に電
圧を印加することで成される。そして、読み出
し・書き込み動作が終了すると、ワードライン
WLLおよびWLR、ダミーワードラインDWL０お
よびDWL１、図示せぬＹデコーダの出力信号Ｙ
の各信号はすべてローレベルになり、クロツク信
号φ１がハイレベルになり、そして、ビツトライ
ンBLおよびのVpレベルへの充電が行なわれ
て、初期状態に戻る。
以上が、ダイナミツクRAMのセンス・リフレ
ツシユ・アンプリフアイヤの動作の概要である。
ツシユ・アンプリフアイヤの動作の概要である。
一方、近時、ダイナミツクRAMの微細化が進
行するに従い、センス・リフレツシユ・アンプリ
フアイヤに要求される感度は厳しくなつている。
すなわち、センス感度はメモリ・キヤパシタンス
容量とビツトラインの浮遊容量の比に比例するた
め、高密度RAMにおいてはメモリセル・アレイ
を分割して、１個のセンス・リフレツシユ・アン
プリフアイヤに受け持たせるメモリ数を減少さ
せ、ビツトラインの浮遊容量を軽減させることに
より、センス感度を向上させる試みが一般的にな
りつつある。すなわち、第４図は従来のメモリセ
ル・アレイを２個に分割したダイナミツクRAM
を示すブロツク図である。同図において、A0〜
ＡNは外部アドレス信号、ABはアドレス・バス回
路、X0〜ＸNはＸアドレス信号、XD１ａ，XD２
ａ，XD１ｂおよびXD２ｂはＸデコーダ、WL１
ａ〜WL２MaおよびWL１ｂ〜WL２Mbはワード
ライン、MCA１ａ，MCA２ａ，MCA１ｂおよ
びMCA２ｂはメモリセル・アレイ、SAaおよび
SAbはセンス・リフレツシユ・アンプリフアイヤ
の列、Y0〜ＹNはＹアドレス信号、YD１ａ，YD
２ａ，YD１ｂおよびYD２ｂはＹデコーダ、
DCA１ａ，DCA２ａ，DCA１ｂおよびDCA２ｂ
にはダミーメモリセルの列、DWL０ａ，DWL１
ａ，DWL０ｂおよびDWL１ｂはダミーワードラ
イン、Ｉ／Oa，，Ｉ／Obおよびは
入出力データ線および入出力データ線、SAGは
センス・リフレツシユ・アンプリフアイヤ活性化
信号φ３を発生する信号発生回路、DIはデータ
入力信号、DIBはデータ入力バツフア回路、DOB
はデータ出力バツフア回路、DOはデータ出力信
号、IOCは入出力制御回路である。なお、アドレ
ス信号の反転信号N，1などは図示していない
が、必要であることはもちろんである。
行するに従い、センス・リフレツシユ・アンプリ
フアイヤに要求される感度は厳しくなつている。
すなわち、センス感度はメモリ・キヤパシタンス
容量とビツトラインの浮遊容量の比に比例するた
め、高密度RAMにおいてはメモリセル・アレイ
を分割して、１個のセンス・リフレツシユ・アン
プリフアイヤに受け持たせるメモリ数を減少さ
せ、ビツトラインの浮遊容量を軽減させることに
より、センス感度を向上させる試みが一般的にな
りつつある。すなわち、第４図は従来のメモリセ
ル・アレイを２個に分割したダイナミツクRAM
を示すブロツク図である。同図において、A0〜
ＡNは外部アドレス信号、ABはアドレス・バス回
路、X0〜ＸNはＸアドレス信号、XD１ａ，XD２
ａ，XD１ｂおよびXD２ｂはＸデコーダ、WL１
ａ〜WL２MaおよびWL１ｂ〜WL２Mbはワード
ライン、MCA１ａ，MCA２ａ，MCA１ｂおよ
びMCA２ｂはメモリセル・アレイ、SAaおよび
SAbはセンス・リフレツシユ・アンプリフアイヤ
の列、Y0〜ＹNはＹアドレス信号、YD１ａ，YD
２ａ，YD１ｂおよびYD２ｂはＹデコーダ、
DCA１ａ，DCA２ａ，DCA１ｂおよびDCA２ｂ
にはダミーメモリセルの列、DWL０ａ，DWL１
ａ，DWL０ｂおよびDWL１ｂはダミーワードラ
イン、Ｉ／Oa，，Ｉ／Obおよびは
入出力データ線および入出力データ線、SAGは
センス・リフレツシユ・アンプリフアイヤ活性化
信号φ３を発生する信号発生回路、DIはデータ
入力信号、DIBはデータ入力バツフア回路、DOB
はデータ出力バツフア回路、DOはデータ出力信
号、IOCは入出力制御回路である。なお、アドレ
ス信号の反転信号N，1などは図示していない
が、必要であることはもちろんである。
この構成によるダイナミツクRAMにおいて
は、（Ｎ＋１）本のアドレス信号A0〜ＡNが（Ｎ
＋１）本のＸアドレス信号と（Ｎ＋１）本のＹア
ドレス信号に時分割で多重化されているため、２
N+1×２N+1＝２2N+2ビツトのメモリセルをアクセ
スできる構成になつている。そして、メモリセ
ル・アレイMCA１ａ，MCA２ａ，MCA１ｂお
よびMCA２ｂはアルフアベツト小文字のａの添
字とｂの添字のついたサブアレイに２分割されて
おり、各々のサブアレイに、センス・リフレツシ
ユ・アンプリフアイヤが２N+1個ずつ付随してい
る。時分割にＸアドレス信号X0〜ＸNの任意の組
み合わせが取り込まれ、各ＸデコーダXD１ａ，
XD２ａ，XD１ｂおよびXD２ｂに印加する。ま
た、このＸデコーダXD１ａとXD１ｂとは同一の
構成であり、ＸデコーダXD２ａとXD２ｂとは同
一の構成であるから、例えばワードラインWL１
ａが選択されると同時にワードライン（WL１ｂ
も選択されるという具合に、添付ａのサブアレイ
に属するワードラインと添字ｂのサブアレイに属
するワードラインとが１本ずつ常に同時に選択さ
れる。また、１個のサブアレイに属するワードラ
インの本数は2M＝２N本である。
は、（Ｎ＋１）本のアドレス信号A0〜ＡNが（Ｎ
＋１）本のＸアドレス信号と（Ｎ＋１）本のＹア
ドレス信号に時分割で多重化されているため、２
N+1×２N+1＝２2N+2ビツトのメモリセルをアクセ
スできる構成になつている。そして、メモリセ
ル・アレイMCA１ａ，MCA２ａ，MCA１ｂお
よびMCA２ｂはアルフアベツト小文字のａの添
字とｂの添字のついたサブアレイに２分割されて
おり、各々のサブアレイに、センス・リフレツシ
ユ・アンプリフアイヤが２N+1個ずつ付随してい
る。時分割にＸアドレス信号X0〜ＸNの任意の組
み合わせが取り込まれ、各ＸデコーダXD１ａ，
XD２ａ，XD１ｂおよびXD２ｂに印加する。ま
た、このＸデコーダXD１ａとXD１ｂとは同一の
構成であり、ＸデコーダXD２ａとXD２ｂとは同
一の構成であるから、例えばワードラインWL１
ａが選択されると同時にワードライン（WL１ｂ
も選択されるという具合に、添付ａのサブアレイ
に属するワードラインと添字ｂのサブアレイに属
するワードラインとが１本ずつ常に同時に選択さ
れる。また、１個のサブアレイに属するワードラ
インの本数は2M＝２N本である。
次に、上記構成によるダイナミツクRAMの読
み出し動作および書き込み動作について説明す
る。まず、添字ａのサブアレイ、添字ｂのサブア
レイのそれぞれ１本のワードラインが選択され、
同時にセンス・リフレツシユ・アンプリフアイヤ
に対して、反対側のダミーワードラインが各サブ
アレイにおいて選択される。そして、各ビツトラ
インにメモリセルの情報が充分に読み出されたと
ころで、センス・リフレツシユ・アンプリフアイ
ヤ活性化信号φ３がセンス・リフレツシユ・アン
プリフアイヤの列SAaおよびSAbに印加する。こ
のようにして、各サブアレイに付随するセンス・
リフレツシユ・アンプリフアイヤ合計２×２N+1
＝２N+2個が一斉に増幅動作を行なう。そして、
Ｙアドレス信号Y0〜ＹNの任意の組み合わせによ
り、添字ａ、および添字ｂの各メモリセルアレイ
のＹ座標が選択される。そして、センス・リフレ
ツシユ・アンプリフアイヤの列SAaの選択された
Ｙ座標に対応するセンス・リフレツシユ・アンプ
リフアイヤのビツトラインBLは入出力データ線
Ｉ／Oaに接続し、ビツトラインは入出力デー
タ線ａに接続する。また、センス・リフレ
ツシユ・アンプリフアイヤの列SAbの選択された
Ｙ座標に対応するセンス・リフレツシユ・アンプ
リフアイヤのビツトラインBLは入出力データ線
Ｉ／Obに接続し、ビツトラインは入出力デー
タ線ｂに接続する。そして、入出力制御回
路IOCにはワードラインの選択には使用されてい
ないＸアドレス信号ＸNが印加し、入出力データ
線Ｉ／Oa、入出力データ線ａの組と入出
力データ線Ｉ／Ob、入出力データ線ｂの
組のどちらかを選択するか決定する。また、アド
レス信号ＡNによつて選択された入出力データ線
の側のメモリセル・アレイに対してのみデータの
読み出し・書き込み動作を実行する。
み出し動作および書き込み動作について説明す
る。まず、添字ａのサブアレイ、添字ｂのサブア
レイのそれぞれ１本のワードラインが選択され、
同時にセンス・リフレツシユ・アンプリフアイヤ
に対して、反対側のダミーワードラインが各サブ
アレイにおいて選択される。そして、各ビツトラ
インにメモリセルの情報が充分に読み出されたと
ころで、センス・リフレツシユ・アンプリフアイ
ヤ活性化信号φ３がセンス・リフレツシユ・アン
プリフアイヤの列SAaおよびSAbに印加する。こ
のようにして、各サブアレイに付随するセンス・
リフレツシユ・アンプリフアイヤ合計２×２N+1
＝２N+2個が一斉に増幅動作を行なう。そして、
Ｙアドレス信号Y0〜ＹNの任意の組み合わせによ
り、添字ａ、および添字ｂの各メモリセルアレイ
のＹ座標が選択される。そして、センス・リフレ
ツシユ・アンプリフアイヤの列SAaの選択された
Ｙ座標に対応するセンス・リフレツシユ・アンプ
リフアイヤのビツトラインBLは入出力データ線
Ｉ／Oaに接続し、ビツトラインは入出力デー
タ線ａに接続する。また、センス・リフレ
ツシユ・アンプリフアイヤの列SAbの選択された
Ｙ座標に対応するセンス・リフレツシユ・アンプ
リフアイヤのビツトラインBLは入出力データ線
Ｉ／Obに接続し、ビツトラインは入出力デー
タ線ｂに接続する。そして、入出力制御回
路IOCにはワードラインの選択には使用されてい
ないＸアドレス信号ＸNが印加し、入出力データ
線Ｉ／Oa、入出力データ線ａの組と入出
力データ線Ｉ／Ob、入出力データ線ｂの
組のどちらかを選択するか決定する。また、アド
レス信号ＡNによつて選択された入出力データ線
の側のメモリセル・アレイに対してのみデータの
読み出し・書き込み動作を実行する。
しかしながら、従来のダイナミツクRAMはセ
ンス感度を向上させる目的でメモリセル・アレイ
を分割し、センス・リフレツシユ・アンプリフア
イヤの数を増大させているが、メモリセルのサブ
アレイの各々に属するワードラインを同時に選択
し、次いで各サブアレイに付随するセンス・リフ
レツシユ・アンプリフアイヤが全部活性化するた
め、消費電力が大きくなる。特に、ダイナミツク
RAMの消費電力の80％はセンス・リフレツシ
ユ・アンプリフアイヤ部で消費されるため、セン
ス・リフレツシユ・アンプリフアイヤの数が倍増
することの影響は甚大である。このことについて
更に説明を加えると、上記したように、メモリセ
ルのサブアレイの各々に属するワードラインを同
時に選択することは第４図に示す回路の添字ａと
添字ｂの両方のメモリセルのサブアレイに属する
ワードラインが同時に選択されるので、メモリセ
ル全体をワードラインが走査してリフレツシユす
るに要するサイクル数は2Mとなる。しかるに、
メモリセルの複数のサブアレイの一部のみを選択
し、そのサブアレイに属するワードラインのみを
選択する方法ではワードラインがメモリセル全体
を走査してリフレツシユするに要するサイクル数
が増加し、リフレツシユ・サイクル数は4Mとな
る。この場合、CPUから見た場合のメモリ使用
効率（オーバーヘツド）を悪化させないためには
リフレツシユから次のリフレツシユまでのメモリ
セルに蓄積されたデータ内容が変化しないことを
保証できる時間を倍増しなければならない。しか
し、ダイナミツク・メモリの高密度化の進展に伴
い、メモリセル容量は減少の一途をたどり、メモ
リセルに蓄積される電荷量も減少しているため、
データ内容をリフレツシユなしで保証できる時間
を増大させることは困難である、などの欠点があ
つた。
ンス感度を向上させる目的でメモリセル・アレイ
を分割し、センス・リフレツシユ・アンプリフア
イヤの数を増大させているが、メモリセルのサブ
アレイの各々に属するワードラインを同時に選択
し、次いで各サブアレイに付随するセンス・リフ
レツシユ・アンプリフアイヤが全部活性化するた
め、消費電力が大きくなる。特に、ダイナミツク
RAMの消費電力の80％はセンス・リフレツシ
ユ・アンプリフアイヤ部で消費されるため、セン
ス・リフレツシユ・アンプリフアイヤの数が倍増
することの影響は甚大である。このことについて
更に説明を加えると、上記したように、メモリセ
ルのサブアレイの各々に属するワードラインを同
時に選択することは第４図に示す回路の添字ａと
添字ｂの両方のメモリセルのサブアレイに属する
ワードラインが同時に選択されるので、メモリセ
ル全体をワードラインが走査してリフレツシユす
るに要するサイクル数は2Mとなる。しかるに、
メモリセルの複数のサブアレイの一部のみを選択
し、そのサブアレイに属するワードラインのみを
選択する方法ではワードラインがメモリセル全体
を走査してリフレツシユするに要するサイクル数
が増加し、リフレツシユ・サイクル数は4Mとな
る。この場合、CPUから見た場合のメモリ使用
効率（オーバーヘツド）を悪化させないためには
リフレツシユから次のリフレツシユまでのメモリ
セルに蓄積されたデータ内容が変化しないことを
保証できる時間を倍増しなければならない。しか
し、ダイナミツク・メモリの高密度化の進展に伴
い、メモリセル容量は減少の一途をたどり、メモ
リセルに蓄積される電荷量も減少しているため、
データ内容をリフレツシユなしで保証できる時間
を増大させることは困難である、などの欠点があ
つた。
したがつて、この発明の目的はセンス感度をよ
くすると共に消費電力を少なくし、システム側か
らみたメモリ使用効率をよくすることができるダ
イナミツクRAMのICメモリを提供するものであ
る。
くすると共に消費電力を少なくし、システム側か
らみたメモリ使用効率をよくすることができるダ
イナミツクRAMのICメモリを提供するものであ
る。
このような目的を達成するため、この発明はメ
モリセルのアレイを複数のサブアレイに分割し、
読み出しおよび書き込み時には一部のサブアレイ
に付随するセンス・リフレツシユ・アンプリフア
イヤのみを活性化し、リフレツシユ時には全部の
サブアレイに付随するセンス・リフレツシユ・ア
ンプリフアイヤを活性化するようにするものであ
り、以下実施例を用いて詳細に説明する。
モリセルのアレイを複数のサブアレイに分割し、
読み出しおよび書き込み時には一部のサブアレイ
に付随するセンス・リフレツシユ・アンプリフア
イヤのみを活性化し、リフレツシユ時には全部の
サブアレイに付随するセンス・リフレツシユ・ア
ンプリフアイヤを活性化するようにするものであ
り、以下実施例を用いて詳細に説明する。
第５図はこの発明に係るICメモリの一実施例
を示すブロツク図である。同図において、SAD
はその詳細な回路を第６図に示すセンス・リフレ
ツシユ・アンプリフアイヤ・デコーダであり、Ｘ
NＬおよびNＬはそれぞれセンス・リフレツシ
ユ・アンプリフアイヤが活性状態の間、ラツチが
かかつているＸアドレス信号のラツチ出力、φ４
はリフレツシユ時のみハイレベルとなるリフレツ
シユ制御信号、φ3aおよびφ3bはこのセンス・リ
フレツシユ・アンプリフアイヤ・デコーダSAD
の出力信号、T9〜T13はトランジスタである。
を示すブロツク図である。同図において、SAD
はその詳細な回路を第６図に示すセンス・リフレ
ツシユ・アンプリフアイヤ・デコーダであり、Ｘ
NＬおよびNＬはそれぞれセンス・リフレツシ
ユ・アンプリフアイヤが活性状態の間、ラツチが
かかつているＸアドレス信号のラツチ出力、φ４
はリフレツシユ時のみハイレベルとなるリフレツ
シユ制御信号、φ3aおよびφ3bはこのセンス・リ
フレツシユ・アンプリフアイヤ・デコーダSAD
の出力信号、T9〜T13はトランジスタである。
なお、この第６図に示すセンス・リフレツシ
ユ・アンプリフアイヤ・デコーダSADの動作に
ついて簡単に説明すると、リフレツシユ時以外の
通常の読み出し時にはリフレツシユ制御信号φ４
がローレベルであり、トランジスタT10，T11お
よびT13は非導通である。したがつて、トランジ
スタT9およびT12を介して、ラツチ出力ＸNＬ，
NＬのレベルに応じて、センス・リフレツシ
ユ・アンプリフアイヤ活性化信号φ３が出力信号
φ3aに伝わるか、出力信号φ3bに伝わるかが決定
される。次に、リフレツシユ時にはリフレツシユ
制御信号φ４がハイレベルとなるため、トランジ
スタT10およびT11が導通状態となり、センス・
リフレツシユ・アンプリフアイヤ活性化信号φ３
が出力信号φ3a、およびφ3bに同時に伝達される
と共に、トランジスタT13が導通し、出力信号φ3
ａおよびφ3bをイコライズして、タイミングスキ
ユーを減少させる。
ユ・アンプリフアイヤ・デコーダSADの動作に
ついて簡単に説明すると、リフレツシユ時以外の
通常の読み出し時にはリフレツシユ制御信号φ４
がローレベルであり、トランジスタT10，T11お
よびT13は非導通である。したがつて、トランジ
スタT9およびT12を介して、ラツチ出力ＸNＬ，
NＬのレベルに応じて、センス・リフレツシ
ユ・アンプリフアイヤ活性化信号φ３が出力信号
φ3aに伝わるか、出力信号φ3bに伝わるかが決定
される。次に、リフレツシユ時にはリフレツシユ
制御信号φ４がハイレベルとなるため、トランジ
スタT10およびT11が導通状態となり、センス・
リフレツシユ・アンプリフアイヤ活性化信号φ３
が出力信号φ3a、およびφ3bに同時に伝達される
と共に、トランジスタT13が導通し、出力信号φ3
ａおよびφ3bをイコライズして、タイミングスキ
ユーを減少させる。
次に、上記構成によるICメモリの動作につい
て、第６図および第７図を参照して説明する。
て、第６図および第７図を参照して説明する。
まず、ＸデコーダXD１ａ〜XD２ａおよびXD
１ｂ〜XD２ｂはその詳細な回路を第７図に示す
ように、X0〜ＸNまでの（Ｎ＋１）本のＸアドレ
ス信号が印加するため、Ｘアドレス信号の任意の
組み合わせにより、ワードラインWL１ａから
WL２MaおよびWL１ｂからWL２Mbまでの合計
4M本のワードラインの内から１本のワードライ
ンのみが選択される。そして、添字ａの側のサブ
アレイか、添字ｂの側のサブアレイに属するワー
ドラインかを決定するＸアドレス信号をＸNとす
る。例えばＸアドレス信号ＸNがハイレベルの場
合に、添字ａの側のサブアレイが選択され、逆
に、Ｘアドレス信号ＸNがローレベルの場合に、
添字ｂの側のサブアレイが選択されるとすると、
出力信号φ3aおよびφ3bはセンス・リフレツシ
ユ・アンプリフアイヤ・デコーダSADによつ
て、論理式で次のように書ける信号となる。すな
わち、 φ3a＝Φ３・ＸN＝φ３＋ＸN φ3b＝Φ３・ＸN＝φ３＋ＸN このようにして、選択されたサブアレイに付随
するセンス・リフレツシユ・アンプリフアイヤの
みを活性化したのちの動作は第４図と同様である
ことはもちろんである。したがつて、通常の読み
出し時には選択されたサブアレイに付随したセン
ス・リフレツシユ・アンプリフアイヤを活性化す
る。一方、リフレツシユ時には各サブアレイ毎に
１本のワードラインを同時に選択するため、第７
図に示すように、アドレス信号とリフレツシユ制
御信号φ４の反転信号の論理積をデコーダ入力と
すればよい。したがつて、サブアレイを選択する
ためのアドレス信号の正信号および反転信号を共
にローレベルにすれば、すべてのサブアレイに付
随するセンス・リフレツシユ・アンプリフアイヤ
を活性化することができる。
１ｂ〜XD２ｂはその詳細な回路を第７図に示す
ように、X0〜ＸNまでの（Ｎ＋１）本のＸアドレ
ス信号が印加するため、Ｘアドレス信号の任意の
組み合わせにより、ワードラインWL１ａから
WL２MaおよびWL１ｂからWL２Mbまでの合計
4M本のワードラインの内から１本のワードライ
ンのみが選択される。そして、添字ａの側のサブ
アレイか、添字ｂの側のサブアレイに属するワー
ドラインかを決定するＸアドレス信号をＸNとす
る。例えばＸアドレス信号ＸNがハイレベルの場
合に、添字ａの側のサブアレイが選択され、逆
に、Ｘアドレス信号ＸNがローレベルの場合に、
添字ｂの側のサブアレイが選択されるとすると、
出力信号φ3aおよびφ3bはセンス・リフレツシ
ユ・アンプリフアイヤ・デコーダSADによつ
て、論理式で次のように書ける信号となる。すな
わち、 φ3a＝Φ３・ＸN＝φ３＋ＸN φ3b＝Φ３・ＸN＝φ３＋ＸN このようにして、選択されたサブアレイに付随
するセンス・リフレツシユ・アンプリフアイヤの
みを活性化したのちの動作は第４図と同様である
ことはもちろんである。したがつて、通常の読み
出し時には選択されたサブアレイに付随したセン
ス・リフレツシユ・アンプリフアイヤを活性化す
る。一方、リフレツシユ時には各サブアレイ毎に
１本のワードラインを同時に選択するため、第７
図に示すように、アドレス信号とリフレツシユ制
御信号φ４の反転信号の論理積をデコーダ入力と
すればよい。したがつて、サブアレイを選択する
ためのアドレス信号の正信号および反転信号を共
にローレベルにすれば、すべてのサブアレイに付
随するセンス・リフレツシユ・アンプリフアイヤ
を活性化することができる。
なお、第８図は第６図に示すセンス・リフレツ
シユ・アンプリフアイヤ・デコーダの他の例を示
す回路図である。通常の俗み出し時にはリフレツ
シユ制御信号φ４がローレベルであるから、トラ
ンジスタT9もしくはT12のどちらか一方がＸアド
レス信号ＸNＬもしくはＸNＬのレベルに応じて導
通状態になる。一方、リフレツシユ時にはリフレ
ツシユ制御信号φ４がハイレベルであるため、ト
ランジスタT9，T12およびT13が共に導通状態に
なる。このように、通常の読み出し時には選択さ
れたサブアレイに付随するセンス・リフレツシ
ユ・アンプリフアイヤのみを活性化し、リフレツ
シユ時には全てのサブアレイに付随するセンス・
リフレツシユ・アンプリフアイヤを活性化する。
シユ・アンプリフアイヤ・デコーダの他の例を示
す回路図である。通常の俗み出し時にはリフレツ
シユ制御信号φ４がローレベルであるから、トラ
ンジスタT9もしくはT12のどちらか一方がＸアド
レス信号ＸNＬもしくはＸNＬのレベルに応じて導
通状態になる。一方、リフレツシユ時にはリフレ
ツシユ制御信号φ４がハイレベルであるため、ト
ランジスタT9，T12およびT13が共に導通状態に
なる。このように、通常の読み出し時には選択さ
れたサブアレイに付随するセンス・リフレツシ
ユ・アンプリフアイヤのみを活性化し、リフレツ
シユ時には全てのサブアレイに付随するセンス・
リフレツシユ・アンプリフアイヤを活性化する。
なお、リフレツシユを制御するシステム側とし
てはサブアレイを選択するのに要するアドレス信
号、例えばＸNおよびＸNをハイレベルもしくはロ
ーレベルのどちらかに固定しておけばよく、リフ
レツシユ・サイクル数を大幅に減少することが可
能となる。また、上記実施例ではＹデコーダに印
加するＹアドレス信号は添字ａ側も添字ｂの側も
同一としているが、ＹデコーダYD１ａ，YD２ａ
に印加するＹアドレス信号にはＸアドレス信号Ｘ
Nと本来のＹアドレス信号の論理積の信号を用
い、ＹデコーダYD１ｂ，YD２ｂに印加するＹア
ドレス信号にはＸアドレス信号ＸNと本来のＹア
ドレス信号の論理積を用いることも可能である。
この場合、入出力制御回路IOCに印加するＸアド
レス信号ＸNおよびＸNが不用となり、入出力制御
回路IOCの構成が簡単になることはもちろんであ
る。
てはサブアレイを選択するのに要するアドレス信
号、例えばＸNおよびＸNをハイレベルもしくはロ
ーレベルのどちらかに固定しておけばよく、リフ
レツシユ・サイクル数を大幅に減少することが可
能となる。また、上記実施例ではＹデコーダに印
加するＹアドレス信号は添字ａ側も添字ｂの側も
同一としているが、ＹデコーダYD１ａ，YD２ａ
に印加するＹアドレス信号にはＸアドレス信号Ｘ
Nと本来のＹアドレス信号の論理積の信号を用
い、ＹデコーダYD１ｂ，YD２ｂに印加するＹア
ドレス信号にはＸアドレス信号ＸNと本来のＹア
ドレス信号の論理積を用いることも可能である。
この場合、入出力制御回路IOCに印加するＸアド
レス信号ＸNおよびＸNが不用となり、入出力制御
回路IOCの構成が簡単になることはもちろんであ
る。
また、上記の実施例ではサブアレイを２個に分
割した場合について説明したが、分割個数を増加
しても同様にできることはもちろんである。この
場合、センス・リフレツシユ・アンプリフアイ
ヤ・デコーダSADに印加するＸアドレス信号数
が増加するだけである。また、消費電力低減効果
は分割数に比例するので、センス感度増大と共に
望ましい結果となる。また、以上の実施例では
NMOS−FETのダイナミツクRAMについて説明
したが、PMOS，NMOS，CMOSの各FETのダイ
ナミツクRAMでもよく、バイポーラ・トランジ
スタのダイナミツクRAMにおいても同様の構成
をとることができることはもちろんである。
割した場合について説明したが、分割個数を増加
しても同様にできることはもちろんである。この
場合、センス・リフレツシユ・アンプリフアイ
ヤ・デコーダSADに印加するＸアドレス信号数
が増加するだけである。また、消費電力低減効果
は分割数に比例するので、センス感度増大と共に
望ましい結果となる。また、以上の実施例では
NMOS−FETのダイナミツクRAMについて説明
したが、PMOS，NMOS，CMOSの各FETのダイ
ナミツクRAMでもよく、バイポーラ・トランジ
スタのダイナミツクRAMにおいても同様の構成
をとることができることはもちろんである。
以上、詳細に説明したように、この発明に係る
ICメモリによれば、(イ)センス感度がよくなるこ
と、(ロ)消費電力が少なくなること、(ハ)α線による
ソフトエラーが少なくなること、(ニ)システム側か
ら見た場合のメモリ使用効率がよくなる、などの
効果がある。
ICメモリによれば、(イ)センス感度がよくなるこ
と、(ロ)消費電力が少なくなること、(ハ)α線による
ソフトエラーが少なくなること、(ニ)システム側か
ら見た場合のメモリ使用効率がよくなる、などの
効果がある。
第１図は従来のMOS−FETダイナミツクRAM
のセンス・リフレツシユ・アンプリフアイヤを示
す回路図、第２図は第１図の１トランジスタ１キ
ヤパシタ方式のメモリセルを示す回路図、第３図
ａ〜第３図ｇは第１図の各部の信号を示すタイム
チヤート、第４図は従来のメモリセル・アレイを
２個に分割したダイナミツクRAMを示すブロツ
ク図、第５図はこの発明に係るICメモリの一実
施例を示すブロツク図、第６図は第５図のセン
ス・リフレツシユ・アンプリフアイヤ・デコーダ
SADを示す詳細な回路図、第７図は第５図のＸ
デコーダを示す回路図、第８図は第６図のセン
ス・リフレツシユ・アンプリフアイヤ・デコーダ
SADの他の例を示す回路図である。 MCLおよびMCR……メモリセル、T1〜T13…
…MOS−FET、φ１……クロツク信号、BLおよ
び……ビツトライン、WLLおよびWLR……ワ
ードライン、N1およびN2……入出力ノード、φ
２……クロツク信号、φ３……センス・リフレツ
シユ・アンプリフアイヤ活性化信号、Ｉ／Ｏおよ
び……入出力データ線、Ｙ……Ｙデコーダ
の出力信号、DWL０およびDWL１……ダミーワ
ードライン、DMC０およびDMC１……ダミーメ
モリセル、ＴM……メモリ用MOS−FET、A0〜
ＡN……外部アドレス信号、AB……アドレス・バ
ス回路、X0〜ＸN……Ｘアドレス信号、XD１ａ
〜XD２ａおよびXD１ｂ〜XD２ｂ……Ｘデコー
ダ、WL１ａ〜WL２MaおよびWL１ｂ〜WL２
Mb……ワードライン、MCA１ａ〜MCA２ａ，
MCA１ｂ〜MCA２ｂ……メモリセルアレイ、
SAaおよびSAb……センス・リフレツシユ・アン
プリフアイヤの列、Y0〜ＹN……Ｙアドレス信
号、YD１ａ〜YD２ａおよびYD１ｂ〜YD２ｂ…
…Ｙデコーダ、DCA１ａ，DCA２ａ，DCA１ｂ
およびDCA２ｂ……ダミーメモリセル、DWL０
ａ，DWL１ａ，DWL０ｂおよびDWL１ｂ……ダ
ミーワードライン、Ｉ／Oa，ａ，Ｉ／Ob
およびｂ……入出力データ線および入出力
データ線、SAG……信号発生回路、DI……デー
タ入力信号、DIB……データ入力バツフア回路、
DOB……データ出力バツフア回路、DO……デー
タ出力信号、IOC……入出力制御回路、SAD……
センス・リフレツシユ・アンプリフアイヤ・デコ
ーダ、ＸNＬおよびNＬ……ラツチ出力、φ3aお
よびφ3b……出力信号。なお、図中、同一符号は
同一または相当部分を示す。
のセンス・リフレツシユ・アンプリフアイヤを示
す回路図、第２図は第１図の１トランジスタ１キ
ヤパシタ方式のメモリセルを示す回路図、第３図
ａ〜第３図ｇは第１図の各部の信号を示すタイム
チヤート、第４図は従来のメモリセル・アレイを
２個に分割したダイナミツクRAMを示すブロツ
ク図、第５図はこの発明に係るICメモリの一実
施例を示すブロツク図、第６図は第５図のセン
ス・リフレツシユ・アンプリフアイヤ・デコーダ
SADを示す詳細な回路図、第７図は第５図のＸ
デコーダを示す回路図、第８図は第６図のセン
ス・リフレツシユ・アンプリフアイヤ・デコーダ
SADの他の例を示す回路図である。 MCLおよびMCR……メモリセル、T1〜T13…
…MOS−FET、φ１……クロツク信号、BLおよ
び……ビツトライン、WLLおよびWLR……ワ
ードライン、N1およびN2……入出力ノード、φ
２……クロツク信号、φ３……センス・リフレツ
シユ・アンプリフアイヤ活性化信号、Ｉ／Ｏおよ
び……入出力データ線、Ｙ……Ｙデコーダ
の出力信号、DWL０およびDWL１……ダミーワ
ードライン、DMC０およびDMC１……ダミーメ
モリセル、ＴM……メモリ用MOS−FET、A0〜
ＡN……外部アドレス信号、AB……アドレス・バ
ス回路、X0〜ＸN……Ｘアドレス信号、XD１ａ
〜XD２ａおよびXD１ｂ〜XD２ｂ……Ｘデコー
ダ、WL１ａ〜WL２MaおよびWL１ｂ〜WL２
Mb……ワードライン、MCA１ａ〜MCA２ａ，
MCA１ｂ〜MCA２ｂ……メモリセルアレイ、
SAaおよびSAb……センス・リフレツシユ・アン
プリフアイヤの列、Y0〜ＹN……Ｙアドレス信
号、YD１ａ〜YD２ａおよびYD１ｂ〜YD２ｂ…
…Ｙデコーダ、DCA１ａ，DCA２ａ，DCA１ｂ
およびDCA２ｂ……ダミーメモリセル、DWL０
ａ，DWL１ａ，DWL０ｂおよびDWL１ｂ……ダ
ミーワードライン、Ｉ／Oa，ａ，Ｉ／Ob
およびｂ……入出力データ線および入出力
データ線、SAG……信号発生回路、DI……デー
タ入力信号、DIB……データ入力バツフア回路、
DOB……データ出力バツフア回路、DO……デー
タ出力信号、IOC……入出力制御回路、SAD……
センス・リフレツシユ・アンプリフアイヤ・デコ
ーダ、ＸNＬおよびNＬ……ラツチ出力、φ3aお
よびφ3b……出力信号。なお、図中、同一符号は
同一または相当部分を示す。
Claims (1)
- １ 複数のメモリセルをマトリツクス・アレイ状
に配置したマトリツクス・アレイを複数個のサブ
アレイに分割し、メモリセルの情報を読み出しお
よび書き込む際に外部アドレス信号に応じて複数
のサブアレイの一部を選択し、選択されたサブア
レイ内のメモリセルのみをアクセスし、選択され
たサブアレイに付随するセンス・リフレツシユ・
アンプリフアイヤのみを活性化するICメモリに
おいて、リフレツシユ時には複数のサブアレイ毎
に１本のワードラインを同時に選択し、その後複
数のサブアレイ全部に付随するセンス・リフレツ
シユ・アンプリフアイヤを活性化する手段を備え
たことを特徴とするICメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56090102A JPS57203290A (en) | 1981-06-09 | 1981-06-09 | Ic memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56090102A JPS57203290A (en) | 1981-06-09 | 1981-06-09 | Ic memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57203290A JPS57203290A (en) | 1982-12-13 |
| JPS6223397B2 true JPS6223397B2 (ja) | 1987-05-22 |
Family
ID=13989148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56090102A Granted JPS57203290A (en) | 1981-06-09 | 1981-06-09 | Ic memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57203290A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0632217B2 (ja) * | 1981-06-29 | 1994-04-27 | 富士通株式会社 | 半導体記憶装置 |
| JPS6117292A (ja) * | 1984-07-04 | 1986-01-25 | Hitachi Ltd | 半導体記憶装置 |
| JPS61160894A (ja) * | 1985-01-09 | 1986-07-21 | Nec Corp | 半導体メモリ |
| JPS61220192A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS62241198A (ja) * | 1986-04-14 | 1987-10-21 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS62291792A (ja) * | 1986-06-11 | 1987-12-18 | Nec Corp | ダイナミツク型半導体記憶装置 |
| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| JPH0758589B2 (ja) * | 1987-04-03 | 1995-06-21 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2712175B2 (ja) * | 1987-05-06 | 1998-02-10 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6484496A (en) * | 1987-09-26 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor memory |
| KR100213602B1 (ko) * | 1988-05-13 | 1999-08-02 | 가나이 쓰도무 | 다이나믹형 반도체 기억장치 |
| KR0141495B1 (ko) * | 1988-11-01 | 1998-07-15 | 미다 가쓰시게 | 반도체 기억장치 및 그 결함구제방법 |
| US6212089B1 (en) | 1996-03-19 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
-
1981
- 1981-06-09 JP JP56090102A patent/JPS57203290A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57203290A (en) | 1982-12-13 |
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