JPS62235649A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置に関し、特に誤り訂正回路全Ｍす
る情報処理装置に関する。

（従来の技術） 従来、情報処理装置では高信頼度化全実現するためのひ
とつの手段として、誤シ訂正回路を付加することが多い
。特に、主記憶装置においては、一般に１ビット誤り訂
正２ビット誤り検出等号などの誤り訂正回路を採用して
いる。

このような誤り訂正回路を有する情報処理装置では、誤
シ訂正回路が動作する遅延時間だけアクセスタイムが遅
くなる。このアクセスタイムの遅れをできるだけ小さく
する方法として、例えば特公昭５３−３９２９３号に記
載され【いる情報処理装置が公知である。

上記開示によって誤り訂正回路で誤りの有無が判別でき
るものとする。誤りがなければ、その時点で情報に対す
る同期信号上発生して情報レジスタに設定するように動
作する。

いっぽう、誤りがあるときにに、情報の誤９訂正が完了
した時点で同期信号を発生し、情報レジスタに誤り訂正
後の情報全設定するように動作する。

すなわち、誤りのある場合のみ情報レジスタに情報全設
定するための同期信号上遅延させるように制御すること
によって、誤りのない場合のアクセスタイムを短縮して
いる。

このような情報処理装置では、誤り訂正回路の率−故障
において不正な情報が転送されてもエラーが検出できな
い。例えば、特公昭５３−３９２９３号金参照して説明
する。第３図は、斯かる従来技術の一例會示す説明図で
ある。第３図において１．３１はチェック回路、３２は
シンドロームレジスタ、３３は検出回路、３４はデコー
ダ、３５は反転回路、３６はタイミング選択回路、３７
はタイミング発生回路、３８は情報レジスタである。

第３図において、被検査情報が１ビット誤りを含んでい
る場合に検出回路３３が正常に動作してエラー信号線３
０５が１！％リオ９Ｉ−示すと、タイミング選択回路３
６は同期信号Ｔ２ｙ（出力して誤り訂正後の情＠ｉ會情
報レジスタ３８に設定するように動作する。このとき、
デコーダ３４に障害が発生してエラービット指定信号線
３（）４上でエラービット指定信号が出力されないと、
反転回路３５は誤りビットの反転（訂正）を実行しない
。

（発明が解決しようとする問題点） 上述した従来の情報処理装置では、１ビット誤Ｌｆ−含
んだ情報があたかも正常な情報として情報レジスタに設
定され、しかも、この情報の正常性を検査する手段金偏
えていないため、不正が情報によって処理が実行される
と云う欠点がある。

本発明の目的は、誤り訂正回路が誤りを検出するため、
誤り訂正後のパリティピッ）ｆ格納する第１のパリティ
レジスタと、誤り訂正前のパリティビットを格納する第
２のパリティレジスタとを備え、第１および第２のパリ
ティレジスタの内容を比較することによって上記欠点を
除去し、誤り訂正回路の障害が発生してもエラー１検出
することができるように構成した情報処理装置１１提供
することにある。

（問題点を解決するための手段） 本発明に上ふ檀麹机催伍を−はシフト９０−ム生成回路
と、デコーダと、検出回路と、データ訂正＠路、パリテ
ィ生成回路と、データレジスタと、第１のパリティレジ
スタと、パリティチェック回路と、第２のパリティレジ
スタと、パリティ比較回路と、タイミング発生回路とを
具備して構成し次ものである。

シンドローム生成回路は、データおよびチェックビット
よ構成る被検査情報を入力してシンドロームを生成する
ためのものである。

デコーダは、シンドロームから娯９ビットを訂正するデ
ータ訂正信号とデータから発生されるパリティビットを
訂正するパリティ訂正信号とを発生するためのものであ
る。

検出回路は、シンドロームから被検査情報のうちのデー
タに関する誤りの有無全検査するためのものである。

データ訂正回路は、データ訂正信号によって誤りビット
七反転するためのものである。

パリティ生成回路は、パリティ訂正信号によってパリテ
ィビットを反転するためのものである。

データレジスタは、データ訂正回路からのデータを格納
するためのものである。

第１のパリティレジスタは、パリティ生成回路からのパ
リティピッ）？格納するためのものである。

パリティチェック回路は、第１のパリティレジスタに格
納され次情報に対するパリティチェックを実行する友め
のものである。

第２のパリティレジスタは、第１のパリティレジスタか
らのパリティピッ）ｆ格納するためのものである。

パリティ比較回路は、第１および第２のパリティレジス
タの内容を比較するためのものである。

タイミング発生回路は、ず−タレジスタ、ならびに第１
および第２のパリティレジスタを設定するデータセット
信号、ならびにパリティ比較回路へのパリティ比較タイ
ミング信号を検出回路の誤り検出結果信号に従って出力
するためのものである。

（実　施例） 次に本発明について図面を参照して説明する。

第１図は本発明による誤り訂正回路全有する情報処理装
置の一実施例を示すブロック図であシ、誤り訂正回路２
１と、タイミング発生回路２２と、データレジスタ２３
．と、第１のパリティレジスタ２４と、第２のパリティ
レジスタ２５と、パリティチェック回路２６と、パリテ
ィ比較回路２７とから成る。誤り訂正回路２１弘シンド
覧−ム生成回路２１１と、デコーダ２１２と、検出回路
２１３と、データ訂正回路２１４と、パリティ生成回路
２１５とによって構成されている。

データ信号線ｌおよびチェックビット信号線２から被検
査情報が入力されると、シンドローム生成回路２１１は
シンドローム全信号Ｉｓ３上に生成し、パリティ生成回
路２１５はデータ信号線１上のデータに対するパリティ
ビットを信号線９上に生成する。このシンドロームにょ
シ検出回路２１３は被検査情報のうちの信号線ｌ上のデ
ータに対する誤シの有無を検査し、信号線６上に誤り検
出結果信号を出力する。ｔｆｃ。

デコーダ２１２は被検査情報に含まれたデータに誤りが
あるときに、その誤りビットを訂正するための信号線５
上のデータ訂正信号と、誤りピッ）？訂正するのと同時
に、先にパリティ生成回路２１５で生成され次信号線９
上のパリティビットを補正するためのパリティ訂正信号
を信号線４上に出力する。データ訂正回路２１４は信号
線５上のデータ訂正信号によって誤りビットが指摘され
ると、該誤りビット七反転した信号線８上のデータ上デ
ータレジスタ２３に送出し、誤りビット指摘がないとき
にはデータを送出する。

信号線４上のパリティ訂正信号によってパリティ反転指
示がされると、パリティ生成回路２１５は信号線１上の
データに対してすでに生成済みのパリティビットに反転
して、信号線９上のパリティビットを第１のパリティレ
ジスタ２４に送出し、反転指示のないときにはデータ（
信４９線１上）に対するパリティビットをそのまま出力
する。タイミング発生回路２２は、検出回路２１３から
信号線６に送出された誤り検出結果信号の状態によって
制御され、信号線１０上のデータセット信号および信号
線ｌｌ上のパリティ比較タイミング信号を出力する。信
号線１０上のデータセット信号は、データレジスタ２３
、ならびに第１および第２のパリティレジスタ２４．２
５″４ｅ設定するためのタイミング信号であり、信号線
６上の誤り検出結果信号が誤ｆｆ？Ｌ−検出していない
ときには信号線１上のデータ七そのままデータレジスタ
２３に格納し、データに対するパリティビット（信号線
９上）を第１のパリティレジスタ２４に格納する。いっ
ぽう、誤りを検出しているときには、誤り訂正前のデー
タ（信号線１上）およびパリティビット（信号線９上）
をデータレジスタ２３、および第１のパリティレジスタ
２４に格納する。次に、データ訂正回路２１４およびパ
リティ生成回路２１５におＡて誤り訂正が完了すると、
２回目のデータセット信号を信号線ｌＯ上に出力して、
信号線８上の訂正データ會データレジスタ２３に格納し
、信号線８上の訂正データに対するパリティビット（信
号線９上）を第１のパリティレジスタ２４に格納し、第
１のパリティレジスタ２４に格納されていた誤り訂正前
のデータに対するパリティピッｌ第２のパリティレジス
タ２５に格納する。

信号線ｌｌ上のパリティ比較タイミング信号は、第１の
パリティレジスタ２４と第２のパリティレジスタ２５と
に格納されているパリティビットの比較時の有効条件を
示すタイミング信号であシ、信号線６上の誤り検出結果
信号が誤りを検出するときに出力される。パリティチェ
ック回路２６は、データレジスタ２３と第１のパリティ
レジスタ２４とに格納された情報についてパリティチェ
ックを行う。第２図は、被検査情報のデータ（信号線１
上）に誤りが含まれるときの動作上水すタイムチャート
であり、各回路が上述の動作を正常に行った場合上水す
ものである。

次に、誤り訂正回路に障害が発生した場合の動作につい
て説明する。例えば、被検査情報のデータ（信号線１上
）が１ビツトの誤りｔ−含んでいるときにデコーダ２１
２に障害が発生し、信号線５上のデータ訂正信号および
信号線４上のハリティ訂正信号が出力されないと、１ビ
ット誤りを含んだ訂正前データと、そのパリティビット
とがデータレジスタ２３および第１のパリティレジスタ
２４に格納される。このとき、検出回路２１３は誤り全
訂正するため、タイミング発生回路２２は２回目のデー
タセット信号を信号線ｌＯ上に出力して、訂正後データ
およびそのパリティビット上１データレジスタ２３およ
び第１のパリティレジスタ２４に格納しようとする。し
かし、誤りが訂正されない几め、衿び先に格納し九訂正
前データとそのパリティビットとを上記レジスタに格納
する。従って、第１のパリティレジスタ２４と第２のパ
リティレジスタ２５とには同一のパリティビットが格納
されており、パリティ比較回路２７はパリティ比較エラ
ーを検出する。

何故ならば、信号線１上のデータが１ビツトの誤りを含
んでいるときに誤り訂正回路２１が正常に動作すれば、
訂正前のパリティビットと訂正後のパリティビットとは
必ず反転している。

すなわち、第１のパリティレジスタ２４に格納された訂
正後のパリティビットと、第２のパリティレジスタ２５
に格納された訂正前のパリティビットとは不一致となる
べきである。

さらに他の障害例について考えると、被検査情報が誤り
ｔ−含んでいないとき、検出回路２１３が誤りを誤検出
すると、前述の障害例と同様にタイミング発生回路２２
からデータセット信号が２回出力されるが、データレジ
スタ２３およびｉ＠１のパリティレジスタ２４には２回
とも同一のデータおよびパリティビットが格納される。

従って、この場合にも第１および第２のパットを格納し
ているため、パリティ比較エラーを検出することが可能
である。

（発明の効果） 以上説明したように本発明は、誤り訂正回路が誤りを検
出する次め、誤り訂正後のパリティピッ）ｔ−格納する
第１のパリティレジスタと、誤シ訂正前のパリティピッ
）’ｌｌ−格納する第２のパリティレジスタとを備え、
第１および第２のパリティレジスタの内容を比較するこ
とによシ誤り訂正回路に障害が発生しても、その障Ｗｔ
−検出することが可能であると云う効果がある。

この結果、誤つ九データがあ友かも正常なデータかのよ
うにして転送されることを防止することができると云う
効果がある。ま念、この効果を実現する念めの金ｖ！Ｊ
量の追加は、上記説明から明らかなようにパリティビッ
トを利用する几め非常に少なくてよく、安価で、しかも
高信頼度の情報処理装置ａｌ’？提供できると云う効果
がある。

第１図は、本発明による誤、り訂正回路金偏えた情報処
理装置のブロック図である。

第２図は、第１０の情報処理装置の動作を示すタイミン
グチャートである。

第３図は、従来技術による誤り訂正回路を備えた情報処
理装置のブロック図である。

２１・・・誤り訂正回路 ２２．３７・・・タイミング発生回路 ２３・・・データレジスタ ２４．２５・・・パリティレジスタ ２６・・・パリティチェック回路 ２７・・・パリティ比ＩＩＲ回路 ２１１・・・シンドローム生成回路 ２１２．３４・・・デコーダ ２１３．３３・・・検出回路 ２１４・・・データ訂正回路 ２１５・・・パリティ生成回路 ３１・・・チェック回路 ３２・・・シンドロームレジスタ ３５・・・反転回路 ３６・・・タイミング選択回路 ３８・・・情報レジスタ

Claims (1)

【特許請求の範囲】
1. データおよびチェックビットより成る被検査情報を入力
   してシンドロームを生成するためのシンドローム生成回
   路と、前記シンドロームから誤りビットを訂正するデー
   タ訂正信号と前記データから発生されるパリテイビット
   を訂正するパリテイ訂正信号とを発生するためのデコー
   ダと、前記シンドロームから前記被検査情報のうちの前
   記データに関する誤りの有無を検査するための検出回路
   と、前記データ訂正信号によつて誤りビットを反転する
   ためのデータ訂正回路と、前記パリテイ訂正信号によつ
   てパリテイビットを反転するためのパリテイ生成回路と
   、前記データ訂正回路からのデータを格納するためのデ
   ータレジスタと、前記パリテイ生成回路からのパリテイ
   ビットを格納するための第１のパリテイレジスタと、前
   記第１のパリテイレジスタに格納された情報に対するパ
   リテイチェックを実行するためのパリテイチェック回路
   と、前記第１のパリテイレジスタからのパリテイビット
   を格納するための第２のパリテイレジスタと、前記第１
   および第２のパリテイレジスタの内容を比較するための
   パリテイ比較回路と、前記データレジスタならびに前記
   第１および第２のパリテイレジスタを設定するデータセ
   ット信号、ならびに前記パリテイ比較回路へのパリテイ
   比較タイミング信号を前記検出回路の誤り検出結果信号
   に従つて出力するためのタイミング発生回路とを具備し
   て構成したことを特徴とする情報処理装置。