JPS62245593A - ダイナミツクメモリのデ−タ書き込み方法 - Google Patents
ダイナミツクメモリのデ−タ書き込み方法Info
- Publication number
- JPS62245593A JPS62245593A JP61088917A JP8891786A JPS62245593A JP S62245593 A JPS62245593 A JP S62245593A JP 61088917 A JP61088917 A JP 61088917A JP 8891786 A JP8891786 A JP 8891786A JP S62245593 A JPS62245593 A JP S62245593A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- sense amplifier
- static memory
- written
- Prior art date
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- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はダイナミックメモリ（Ｄ−ＲＡＭ）のデータ書
き込み方法に関し、特に、メモリセルから読み出された
データをスタティックに記憶し、カラムアドレスデータ
の印加で記憶されたデータを選択して出力するスタティ
ックメモリセルを内蔵したＤ−ＲＡＭに於けるデータ書
き込み方法に関する。
き込み方法に関し、特に、メモリセルから読み出された
データをスタティックに記憶し、カラムアドレスデータ
の印加で記憶されたデータを選択して出力するスタティ
ックメモリセルを内蔵したＤ−ＲＡＭに於けるデータ書
き込み方法に関する。
（ロ）従来の技術
一般にＤ−ＲＡＭは、センスアンプに接続された一対の
ビット線とワード線との間にコンデンサを含むメモリセ
ルが配置されている。Ｄ−ＲＡＭに於けるデータの読み
出しは、ワード線によって選択されたメモリセルとダミ
ーワード線によって選択されたダミーセルとの蓄積電荷
量の差によってビット線間に発生する微少電位差をセン
スアンブによって増幅拡大し、その拡大されたビット線
間の電圧を、カラム選択信号で制御されるＭＯＳＦＥＴ
を介して入出力信号線に取り出し、更に、その電位差を
増幅して入出力端子から出力することによって行なって
いた。また、書き込み制御信号によって制御されるデー
タの書き込みは、入出力端子に印加されたデータを書き
込みドライバーに供給し、その書き込みドライバーの出
力を入出力信号線、及び、カラム選択信号で制御される
ＭＯＳＦＥＴを介してビット線に印加し、ビット線及び
センスアンプの状態を強制的に書き込むデータの内容に
従った状態とすることによって行っていた。
ビット線とワード線との間にコンデンサを含むメモリセ
ルが配置されている。Ｄ−ＲＡＭに於けるデータの読み
出しは、ワード線によって選択されたメモリセルとダミ
ーワード線によって選択されたダミーセルとの蓄積電荷
量の差によってビット線間に発生する微少電位差をセン
スアンブによって増幅拡大し、その拡大されたビット線
間の電圧を、カラム選択信号で制御されるＭＯＳＦＥＴ
を介して入出力信号線に取り出し、更に、その電位差を
増幅して入出力端子から出力することによって行なって
いた。また、書き込み制御信号によって制御されるデー
タの書き込みは、入出力端子に印加されたデータを書き
込みドライバーに供給し、その書き込みドライバーの出
力を入出力信号線、及び、カラム選択信号で制御される
ＭＯＳＦＥＴを介してビット線に印加し、ビット線及び
センスアンプの状態を強制的に書き込むデータの内容に
従った状態とすることによって行っていた。
ところで、上述したＤ−ＲＡＭには、ページモード及び
ニブルモードと呼ばれるデータの読み出しモードがある
ことは周知のとおりである。また、近年では、同一ロー
アドレス内の任意カラムアドレスのデータを高速に取り
出すことのできるスタティックカラム方式の読み出しモ
ードが開発されている。
ニブルモードと呼ばれるデータの読み出しモードがある
ことは周知のとおりである。また、近年では、同一ロー
アドレス内の任意カラムアドレスのデータを高速に取り
出すことのできるスタティックカラム方式の読み出しモ
ードが開発されている。
更に、最近では、センスアンプに接続された一対のビッ
ト線にＭＯＳＦＥＴを介してスタティックメモリセルを
接続し、更に、カラムアドレスデータで選択されるカラ
ム選択信号線で制御詐れるＭＯＳＦＥＴをスタティック
メモリセルと入出力信号線との間に設けた構成が提案さ
れている。
ト線にＭＯＳＦＥＴを介してスタティックメモリセルを
接続し、更に、カラムアドレスデータで選択されるカラ
ム選択信号線で制御詐れるＭＯＳＦＥＴをスタティック
メモリセルと入出力信号線との間に設けた構成が提案さ
れている。
即ち、センスアンプで読み出されたデータをスタティッ
クメモリセルに記憶した後ビット線とスタティックメモ
リセルを分離することにより、カラムアドレスデータで
いつでもスタティックメモリセルからデータを取り出せ
るようにしたものである。
クメモリセルに記憶した後ビット線とスタティックメモ
リセルを分離することにより、カラムアドレスデータで
いつでもスタティックメモリセルからデータを取り出せ
るようにしたものである。
上述のスタティックメモリセルを内蔵したＤ−ＲＡＭに
ついては、特願昭６０−１８１２７０号として本願出願
人が出願した明細書に詳細に記載されている。
ついては、特願昭６０−１８１２７０号として本願出願
人が出願した明細書に詳細に記載されている。
（ハ）発明が解決しようとする問題点
前記スタティックメモリセルを内蔵したＤ−ＲＡＭに於
けるデータの書き込みは、書き込み制御信号をＤ−ＲＡ
Ｍに印加することによって為されるが、この場合、通常
のＤ−ＲＡＭのデータ書き込みと同様にデータが書き込
まれるメモリセルのローアドレスデータの印加により、
ワード線の一本が高電位となって、そのメモリセルが選
択され、センスアンプの動作によって読み出されたデー
タがビット線からＭＯＳＦＥＴを介してスタティックメ
モリセルに印加され記憶される。即ち、読み出し動作が
為される。その後、データ入出力端子に印加されたデー
タに基いた相補信号が入出力信号線Ｉ１０及びＩｌｏに
データ書き込み回路から出力される。そこで、データを
書き込むメモリセルのカラムアドレスデータに基いて出
力されるカラム選択信号によって入出力信号線とスタテ
ィックメモリセル間のＭＯＳＦＥＴがオンし、スタティ
ックメモリセル、ビット線、及び、センスアンプの状態
が強制的に書き込み回路の出力状態に規制される。これ
によりデータの書き込みが為される。
けるデータの書き込みは、書き込み制御信号をＤ−ＲＡ
Ｍに印加することによって為されるが、この場合、通常
のＤ−ＲＡＭのデータ書き込みと同様にデータが書き込
まれるメモリセルのローアドレスデータの印加により、
ワード線の一本が高電位となって、そのメモリセルが選
択され、センスアンプの動作によって読み出されたデー
タがビット線からＭＯＳＦＥＴを介してスタティックメ
モリセルに印加され記憶される。即ち、読み出し動作が
為される。その後、データ入出力端子に印加されたデー
タに基いた相補信号が入出力信号線Ｉ１０及びＩｌｏに
データ書き込み回路から出力される。そこで、データを
書き込むメモリセルのカラムアドレスデータに基いて出
力されるカラム選択信号によって入出力信号線とスタテ
ィックメモリセル間のＭＯＳＦＥＴがオンし、スタティ
ックメモリセル、ビット線、及び、センスアンプの状態
が強制的に書き込み回路の出力状態に規制される。これ
によりデータの書き込みが為される。
しかし、書き込み回路でスタティックメモリセル及びセ
ンスアンプの状態を反転させるためには、書き込み回路
を構成するＭＯＳＦＥＴのサイズとメモリセル、及び、
センスアンプを構成するＭＯＳＦＥＴのサイズとの関係
が複雑で設計が難しくなり、更に、動作マージンが小さ
くなる。更に、メモリセルのデータを読み出してスタテ
ィックメモリセルに書き込むためのタイミング信号とデ
ータをメモリセルに書き込むタイミング信号が複雑とな
る欠点があった。
ンスアンプの状態を反転させるためには、書き込み回路
を構成するＭＯＳＦＥＴのサイズとメモリセル、及び、
センスアンプを構成するＭＯＳＦＥＴのサイズとの関係
が複雑で設計が難しくなり、更に、動作マージンが小さ
くなる。更に、メモリセルのデータを読み出してスタテ
ィックメモリセルに書き込むためのタイミング信号とデ
ータをメモリセルに書き込むタイミング信号が複雑とな
る欠点があった。
（ニ）問題点を解決するための手段
本発明は上述した点に鑑みて為されたものであり、デー
タ入出力端子に印加されたデータに基いて作成された相
補信号を入出力信号線に送出し、その相補信号をカラム
選択信号線で制御される第２のＭＯＳＦＥＴを介してス
タティックメモリセルに記憶させた後、データを書き込
むメモリセルを選択するワード線を高電位とすると共に
第１のＭＯＳ Ｆ ＥＴをオンとしてセンスアンプのセ
ンス動作を実行許せ、スタティックメモリセルに記憶さ
れたデータによってビット線に発生する電位差を増幅拡
大するものである。
タ入出力端子に印加されたデータに基いて作成された相
補信号を入出力信号線に送出し、その相補信号をカラム
選択信号線で制御される第２のＭＯＳＦＥＴを介してス
タティックメモリセルに記憶させた後、データを書き込
むメモリセルを選択するワード線を高電位とすると共に
第１のＭＯＳ Ｆ ＥＴをオンとしてセンスアンプのセ
ンス動作を実行許せ、スタティックメモリセルに記憶さ
れたデータによってビット線に発生する電位差を増幅拡
大するものである。
（ホ）作用
上述の方法によれば、データ入出力端子に印加されたデ
ータに基いて相補信号を入出力信号線に出力するデータ
書き込み回路は、スタティックメモリセルを駆動するだ
けとなる。また、スタティックメモリセルからデータを
メモリセルに転送するのは、ビット線にスタティックメ
モリセル及びワード線で選択されるメモリセルを接続し
てセンスアンプを動作きせることによって為されるので
、リードサイクルのタイミング信号がそのまま使用でき
、スタティックメモリセルをビット線に接続するタイミ
ングを付加するだけとなる。
ータに基いて相補信号を入出力信号線に出力するデータ
書き込み回路は、スタティックメモリセルを駆動するだ
けとなる。また、スタティックメモリセルからデータを
メモリセルに転送するのは、ビット線にスタティックメ
モリセル及びワード線で選択されるメモリセルを接続し
てセンスアンプを動作きせることによって為されるので
、リードサイクルのタイミング信号がそのまま使用でき
、スタティックメモリセルをビット線に接続するタイミ
ングを付加するだけとなる。
（へ）実施例
第１図は本発明の実施例を示す回路図であり、シェアー
ドセンスアンプ構成のＤ−ＲＡＭの例である。センスア
ンプ（１）はフリップフロップ型のセンスアンプであり
、センスアンプ（１）に接続されたＭＯＳＦＥＴ（２）
のゲートに印加されるタイミング信号−いによってセン
ス動作が制御される。センスアンプ（１）には、タイミ
ング信号φ１で制御されるＭＯＳＦＥＴ（３）を介して
ビット線ＢＬ及びＢＬが接続され、更に、タイミング信
号φ。
ドセンスアンプ構成のＤ−ＲＡＭの例である。センスア
ンプ（１）はフリップフロップ型のセンスアンプであり
、センスアンプ（１）に接続されたＭＯＳＦＥＴ（２）
のゲートに印加されるタイミング信号−いによってセン
ス動作が制御される。センスアンプ（１）には、タイミ
ング信号φ１で制御されるＭＯＳＦＥＴ（３）を介して
ビット線ＢＬ及びＢＬが接続され、更に、タイミング信
号φ。
で制御されるＭＯＳＦＥＴ（４＞を介してビット線ＢＬ
’及びＢＬ’が接続される。これらビット線ＢＬ及び１
１とＢＬ’及び「「゛には各々ローアドレスデータで高
電圧レベルとなるワード線Ｗによって選択きれるメモリ
セル（５）が配ｔａれる。また、ビットＩＢＬ及び１１
の末端には、タイミング信号≠５がゲートに印加された
ＭＯＳＦＥＴ（６）を介してスタティックメモリセル（
７）が接続され、更にスタティックメモリセル（７）と
入出力信号線Ｉ１０及び四面の間には、カラムアドレス
データによって高電圧レベルとなるカラム選択信号線Ｃ
Ｌがゲートに印加されたＭＯＳ Ｆ ＥＴ（８）が接続
される。スタティックメモリセル（７）は入出力が互い
に接続詐れた２個のインバータから構成された周知のメ
モリセルである。入出力信号線Ｉ１０及びＩｌｏにはデ
ータ出方回路（９）が接続されると共にデータ書き込み
回路（１ｏ）が接続される。
’及びＢＬ’が接続される。これらビット線ＢＬ及び１
１とＢＬ’及び「「゛には各々ローアドレスデータで高
電圧レベルとなるワード線Ｗによって選択きれるメモリ
セル（５）が配ｔａれる。また、ビットＩＢＬ及び１１
の末端には、タイミング信号≠５がゲートに印加された
ＭＯＳＦＥＴ（６）を介してスタティックメモリセル（
７）が接続され、更にスタティックメモリセル（７）と
入出力信号線Ｉ１０及び四面の間には、カラムアドレス
データによって高電圧レベルとなるカラム選択信号線Ｃ
Ｌがゲートに印加されたＭＯＳ Ｆ ＥＴ（８）が接続
される。スタティックメモリセル（７）は入出力が互い
に接続詐れた２個のインバータから構成された周知のメ
モリセルである。入出力信号線Ｉ１０及びＩｌｏにはデ
ータ出方回路（９）が接続されると共にデータ書き込み
回路（１ｏ）が接続される。
第１図に示された回路に於いて、外部から印加される制
御信号、例えばカラムアドレス制御信号ＣＡＳと書き込
み制御信号ＷＥが所定の条件となったとき、スタティッ
クメモリセル（７）へのデータ書き込みが為される。即
ち、データ入出力端子（１１）に外部から印加されたデ
ータがデータ書き込み回路（１０）に取り込まれ、その
データに応じた相補信号が入出力信号線Ｉ１０及びＩｌ
ｏに出力され、この状態で外部から印加されたカラムア
ドレスデータに基いてカラム選択信号線ＣＬの一本が高
電圧レベルとなることによりカラム選択信号線ＣＬに接
続きれたＭＯＳＦＥＴ（８）がオンとなって入出力信号
線Ｉ１０及びＩｌｏに出力された相補信号がスタティッ
クメモリセル（７）に伝達され記憶される。更に、異な
るカラムアドレスデータを印加してそのアドレスに書き
込むデータをデータ入出力端子（１１）に印加すること
により、他のスタティックメモリセル（７）にそのデー
タを書き込む。同様に、すべてのスタティックメモリセ
ル（７）にデータを書き込んだ後、次の動作により一度
にメモリセル（５）への書き込みが為される。
御信号、例えばカラムアドレス制御信号ＣＡＳと書き込
み制御信号ＷＥが所定の条件となったとき、スタティッ
クメモリセル（７）へのデータ書き込みが為される。即
ち、データ入出力端子（１１）に外部から印加されたデ
ータがデータ書き込み回路（１０）に取り込まれ、その
データに応じた相補信号が入出力信号線Ｉ１０及びＩｌ
ｏに出力され、この状態で外部から印加されたカラムア
ドレスデータに基いてカラム選択信号線ＣＬの一本が高
電圧レベルとなることによりカラム選択信号線ＣＬに接
続きれたＭＯＳＦＥＴ（８）がオンとなって入出力信号
線Ｉ１０及びＩｌｏに出力された相補信号がスタティッ
クメモリセル（７）に伝達され記憶される。更に、異な
るカラムアドレスデータを印加してそのアドレスに書き
込むデータをデータ入出力端子（１１）に印加すること
により、他のスタティックメモリセル（７）にそのデー
タを書き込む。同様に、すべてのスタティックメモリセ
ル（７）にデータを書き込んだ後、次の動作により一度
にメモリセル（５）への書き込みが為される。
第２図は、スタティックメモリセル（７）のデータをメ
モリセル（５）へ書き込む動作を示すタイミング図であ
る。先ず、カラム選択信号線ＣＬをすべて接地レベルと
してＭＯＳＦＥＴ（８）をオフした状態の初期状態とす
る。この状態は読み出し動作の初期状態であり、ビット
線ＢＬ及び１１とＢＬ゛及びＢＬ’には電源電圧ｖ０の
妻の電圧がプリチヤージされる。そして、データが書き
込まれるメモリセル（５）がセンスアンプ（１）より右
側にある場合にはタイミング信号φ１及びφ、を共に高
電圧レベルとしてＭＯＳ Ｆ ＥＴ（３）（４）をオン
させ、一方センスアンプ（１）より左側にある場合には
ＭＯＳＦＥＴ（３）のみをオンする。その後、タイミン
グ信号φ、とワード線Ｗを高重圧レベルとすることによ
り、データが書き込まれるメモリセル（５）が選択詐れ
てビット線ＢＬ及び１１に接続されると共にスタティッ
クメモリセル〈７）がビット線ＢＬ及びＢＬに接続され
る。このとき、選択されたメモリセル（５）の蓄積電荷
駄よりスタティックメモリセル（７）の電圧出力の方が
強力であるため、ビット線ＢＬ及びＢＬあるいはＢＬ’
及びＢＬ’の電位差は、スタティックメモリセル（７）
の電圧出力に従う。そして、タイミング信号φＳ＾を高
電圧レベルとすることによりセンスアンプ（１）のセン
ス動作が開始され、ビット線ＢＬ及びＢＬあるいはＢＬ
’及びＢ Ｌ ’の電位差が増幅拡大され、その電圧が
選択されたメモリセル（５）に印加される。これによっ
て、スタティックメモリセル（７）からメモリセル（５
）への書き込みが為されるのであり、この動作は通常の
メモリセル（５）の読み出し動作と同じである。
モリセル（５）へ書き込む動作を示すタイミング図であ
る。先ず、カラム選択信号線ＣＬをすべて接地レベルと
してＭＯＳＦＥＴ（８）をオフした状態の初期状態とす
る。この状態は読み出し動作の初期状態であり、ビット
線ＢＬ及び１１とＢＬ゛及びＢＬ’には電源電圧ｖ０の
妻の電圧がプリチヤージされる。そして、データが書き
込まれるメモリセル（５）がセンスアンプ（１）より右
側にある場合にはタイミング信号φ１及びφ、を共に高
電圧レベルとしてＭＯＳ Ｆ ＥＴ（３）（４）をオン
させ、一方センスアンプ（１）より左側にある場合には
ＭＯＳＦＥＴ（３）のみをオンする。その後、タイミン
グ信号φ、とワード線Ｗを高重圧レベルとすることによ
り、データが書き込まれるメモリセル（５）が選択詐れ
てビット線ＢＬ及び１１に接続されると共にスタティッ
クメモリセル〈７）がビット線ＢＬ及びＢＬに接続され
る。このとき、選択されたメモリセル（５）の蓄積電荷
駄よりスタティックメモリセル（７）の電圧出力の方が
強力であるため、ビット線ＢＬ及びＢＬあるいはＢＬ’
及びＢＬ’の電位差は、スタティックメモリセル（７）
の電圧出力に従う。そして、タイミング信号φＳ＾を高
電圧レベルとすることによりセンスアンプ（１）のセン
ス動作が開始され、ビット線ＢＬ及びＢＬあるいはＢＬ
’及びＢ Ｌ ’の電位差が増幅拡大され、その電圧が
選択されたメモリセル（５）に印加される。これによっ
て、スタティックメモリセル（７）からメモリセル（５
）への書き込みが為されるのであり、この動作は通常の
メモリセル（５）の読み出し動作と同じである。
従って、予め書き込むべきデータをスタティックメモリ
（７）に記憶させておけば、センスアンプ（１）のセン
ス動作の開始前に、ワード線Ｗと共にタイミング信号−
８を高電圧レベルにするだけで、後は通常の読み出し動
作で書き込みが為されるのである。
（７）に記憶させておけば、センスアンプ（１）のセン
ス動作の開始前に、ワード線Ｗと共にタイミング信号−
８を高電圧レベルにするだけで、後は通常の読み出し動
作で書き込みが為されるのである。
（ト）発明の効果
上述の如く本発明によれば、データ書き込み回路の負荷
はスタティックメモリセルだけとなり、またスタティッ
クメモリセルとセンスアンプの関係は、スタティックメ
モリセルの読み出しとセンスアンプからスタティックメ
モリセルへの書き込みの関係となるため、データ書き込
み回路を構成するＭＯＳＦＥＴ、スタティックメモリセ
ルを構成するＭＯＳＦＥＴ、及び、センスアンプを構成
するＭＯＳＦＥＴの各々のサイズの設定が簡単となり設
計が容易となる。更に、書き込み動作を制御するタイミ
ング信号も簡単となる利点を有している。
はスタティックメモリセルだけとなり、またスタティッ
クメモリセルとセンスアンプの関係は、スタティックメ
モリセルの読み出しとセンスアンプからスタティックメ
モリセルへの書き込みの関係となるため、データ書き込
み回路を構成するＭＯＳＦＥＴ、スタティックメモリセ
ルを構成するＭＯＳＦＥＴ、及び、センスアンプを構成
するＭＯＳＦＥＴの各々のサイズの設定が簡単となり設
計が容易となる。更に、書き込み動作を制御するタイミ
ング信号も簡単となる利点を有している。
第１図は本発明の実施例を示す回路図、第２図は第１図
に示された回路図の動作を示すタイミング図
−である。 （１）・・・センスアンプ、 （２）（３）（４）（６
）（８）・・・ＭＯＳＦＥＴ、 （５）・・・メモリ
セル、（７）・・・スタティックメモリセノ呟 （９）
・・・データ出力回路、（１０）・・・データ書き込み
回路、（１１）・・・データ入ｌＩ− 出力端子。
に示された回路図の動作を示すタイミング図
−である。 （１）・・・センスアンプ、 （２）（３）（４）（６
）（８）・・・ＭＯＳＦＥＴ、 （５）・・・メモリ
セル、（７）・・・スタティックメモリセノ呟 （９）
・・・データ出力回路、（１０）・・・データ書き込み
回路、（１１）・・・データ入ｌＩ− 出力端子。
Claims (1)
- １、少なくとも一対のビット線に接続されるセンスアン
プと、前記ビット線に接続されワード線で選択されるメ
モリセルと、前記ビット線が第１のＭＯＳＦＥＴを介し
て接続されると共にカラム選択信号線で制御される第２
のＭＯＳＦＥＴを介して入出力信号線が接続されるスタ
ティックメモリセルとを備えたダイナミックメモリのデ
ータ書き込み方法に於いて、データ入出力端子に印加さ
れたデータに基いて作成され前記入出力信号線に伝達さ
れた相補データをカラム選択信号線で制御される第２の
ＭＯＳＦＥＴを介して前記スタティックメモリセルに記
憶させ、前記データを書き込むメモリセルを選択するワ
ード線を高電位にすると共に前記第１のＭＯＳＦＥＴを
オンとした後、前記センスアンプのセンス動作を実行さ
せ、前記スタティックメモリセルに記憶されたデータに
より前記ビット線に発生する電位差を増幅拡大すること
を特徴とするダイナミックメモリのデータ書き込み方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088917A JPS62245593A (ja) | 1986-04-17 | 1986-04-17 | ダイナミツクメモリのデ−タ書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088917A JPS62245593A (ja) | 1986-04-17 | 1986-04-17 | ダイナミツクメモリのデ−タ書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62245593A true JPS62245593A (ja) | 1987-10-26 |
Family
ID=13956272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61088917A Pending JPS62245593A (ja) | 1986-04-17 | 1986-04-17 | ダイナミツクメモリのデ−タ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62245593A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138689A (ja) * | 1987-11-25 | 1989-05-31 | Toshiba Corp | 半導体記憶装置 |
| JPH0520869A (ja) * | 1991-07-04 | 1993-01-29 | Nec Ic Microcomput Syst Ltd | データ転送制御方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607690A (ja) * | 1983-06-24 | 1985-01-16 | Toshiba Corp | 半導体メモリ |
| JPS61142592A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
| JPS61165886A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1986
- 1986-04-17 JP JP61088917A patent/JPS62245593A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607690A (ja) * | 1983-06-24 | 1985-01-16 | Toshiba Corp | 半導体メモリ |
| JPS61142592A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
| JPS61165886A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | ダイナミツク型ｒａｍ |
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| JPH01138689A (ja) * | 1987-11-25 | 1989-05-31 | Toshiba Corp | 半導体記憶装置 |
| JPH0520869A (ja) * | 1991-07-04 | 1993-01-29 | Nec Ic Microcomput Syst Ltd | データ転送制御方式 |
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