JPS6224663A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6224663A JPS6224663A JP60161955A JP16195585A JPS6224663A JP S6224663 A JPS6224663 A JP S6224663A JP 60161955 A JP60161955 A JP 60161955A JP 16195585 A JP16195585 A JP 16195585A JP S6224663 A JPS6224663 A JP S6224663A
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- JP
- Japan
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- semiconductor region
- misfet
- gate electrode
- type semiconductor
- flip
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、４４体記憶装置に関するものであり、特に、
スタティックＲＡＭ （ＳＲＡＭ）に適用して有効な技
術に関するものである。
スタティックＲＡＭ （ＳＲＡＭ）に適用して有効な技
術に関するものである。
［背景技術］
ＳＲＡＭの情報の保持は、メモリセルを構成するＭＩＳ
ＦＥＴのゲート電極の寄生容量及びこのゲート電極が接
続されている半導体領域の寄生容量に蓄積された電荷に
よってなされる。
ＦＥＴのゲート電極の寄生容量及びこのゲート電極が接
続されている半導体領域の寄生容量に蓄積された電荷に
よってなされる。
本発明者は、ＳＲＡＭの高集積化に伴ってソフトエラー
を生じ易すくなる、という問題点を見出した。高集積化
に伴ってメモリセルのＭＩＳＦＥＴが縮小さ九、したが
って寄生容量も減少する。
を生じ易すくなる、という問題点を見出した。高集積化
に伴ってメモリセルのＭＩＳＦＥＴが縮小さ九、したが
って寄生容量も減少する。
ところが、寄生容量に蓄えられた電荷はリーク電流によ
って除々に減少するからである。
って除々に減少するからである。
なお、ＳＲＡＭに関する技術については１例えば、特開
昭５７−１３０４６１号に記載されている。
昭５７−１３０４６１号に記載されている。
［発明の目的コ
本発明の目的は、半導体記憶装置の情報の保持特性を向
上することが可能な技術を提供することにある。
上することが可能な技術を提供することにある。
本発明の他の目的は、メモリセルとなるフリップフロッ
プ回路に蓄えられる電荷量を増大することによって、情
報の保持特性を向上することが可能な技術を提供するこ
とにある。
プ回路に蓄えられる電荷量を増大することによって、情
報の保持特性を向上することが可能な技術を提供するこ
とにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルであるフリップフロップ回路を構
成するＭ Ｉ Ｓ ＦＥＴのゲート電極と、ソース、ド
レイン領域の上面とが重なる面積を増大することによっ
て、情報の保持特性を向上するものである。
成するＭ Ｉ Ｓ ＦＥＴのゲート電極と、ソース、ド
レイン領域の上面とが重なる面積を増大することによっ
て、情報の保持特性を向上するものである。
以Ｆ、本発明の構成について、実施例とともに説明する
。
。
［実施例］
第１図は本実施例のＳＲＡＭのメモリセルの平面図であ
り、第２図はメモリセルの構成を見易すくするために、
第２層目の導電層と第３層目の導電層を取り除いて示す
平面図、第３図は第１の■−■切断線における断面図、
第４図はメモリセルの等価回路である。なお、第１図、
第２図はメモリセルの構成を兄易すくするために、導電
層間に設けられる層間絶綜膜を図示していない。
り、第２図はメモリセルの構成を見易すくするために、
第２層目の導電層と第３層目の導電層を取り除いて示す
平面図、第３図は第１の■−■切断線における断面図、
第４図はメモリセルの等価回路である。なお、第１図、
第２図はメモリセルの構成を兄易すくするために、導電
層間に設けられる層間絶綜膜を図示していない。
第１図乃至第３図に示した１はＰ−型半導体基板であり
、フィールド絶縁膜２が第２図に示すようなパターンで
設けてあり、このフィールド絶縁膜２の下に、第３図に
示すようにＰ＋型チャネルストッパ領域３が設けである
。４はｎ１型半導体領域であり、ゲート絶縁膜５及びゲ
ート電極６とともに第４図に示したスイッチ用Ｍ Ｔ
Ｓ ＦＥＴＱｓｗを構成している。なお、前記ゲート電
極６は、ワード線ＷＬと一体に形成してある。
、フィールド絶縁膜２が第２図に示すようなパターンで
設けてあり、このフィールド絶縁膜２の下に、第３図に
示すようにＰ＋型チャネルストッパ領域３が設けである
。４はｎ１型半導体領域であり、ゲート絶縁膜５及びゲ
ート電極６とともに第４図に示したスイッチ用Ｍ Ｔ
Ｓ ＦＥＴＱｓｗを構成している。なお、前記ゲート電
極６は、ワード線ＷＬと一体に形成してある。
７はｎ型半導体領域であり、ゲート絶縁膜８、ゲート電
極９とともに第４図に示したフリップフロップ回路の駆
動用ＭＩ ５ＦＥＴＱｏ Ｒを構成している。前記半導
体領域７は、ｎ＋型半導体領域７Ａとこれよりも不純物
濃度の高いｎ“型半導体７Ｂとからなっている。ｎ＋型
半導体領域７Ａは主にゲート電極９下の半導体基板１表
面に設けてあり、ｎ”型半導体領域７Ｂはゲート電極９
の側部の半導体基板１の表面に設けである。
極９とともに第４図に示したフリップフロップ回路の駆
動用ＭＩ ５ＦＥＴＱｏ Ｒを構成している。前記半導
体領域７は、ｎ＋型半導体領域７Ａとこれよりも不純物
濃度の高いｎ“型半導体７Ｂとからなっている。ｎ＋型
半導体領域７Ａは主にゲート電極９下の半導体基板１表
面に設けてあり、ｎ”型半導体領域７Ｂはゲート電極９
の側部の半導体基板１の表面に設けである。
前記ｎ＋“型半導体領域７Ｂを設けたことにより、半導
体領域７と半導体基板１の間の寄生容量が増大する。半
導体領域７の寄生容量が、それの不純物濃度の平方根に
比例するからである。
体領域７と半導体基板１の間の寄生容量が増大する。半
導体領域７の寄生容量が、それの不純物濃度の平方根に
比例するからである。
一方、駆動用ＭＩＳＦＥＴＱＯＲのゲートｍ ＩＩ９は
、第２図に示すようにその長さをスイッチ用ＭＩＳＦＥ
ＴＱｓｗのそれより非常に大きくしてある。ゲート電極
９と半導体基板１の間の寄生容量を増大させるためであ
る。なお、ゲート電極９Φパターンは、双方のゲート電
極９の寄生容量が同様であれば特に限定する必要はない
。駆動用ＭＩＳＦＥＴＱＤＲのゲート電極９の長さは、
通常は第２図に一点鎖線で示したように、スイッチ用Ｍ
ＩＳＦＥＴＱｓｗのゲート電極６と同程度の長さに形成
する。チャネル長を同程度にするためである。好ましく
は、スイッチ用Ｍ Ｉ Ｓ ＦＥＴの方のゲート電極６
をいくらか小さくする。相互コンダクタンスを駆動用Ｍ
Ｉ ５ＦＥＴＱｏ Ｒより小さくするためである。スイ
ッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓＷの相互コンダ
クタンスが駆動用Ｍ Ｉ Ｓ ＦＥＴのそれと同じ、又
は大きいと情報の読出し時に情報が反転してしまう。非
導通状態にあるべき駆動用ＭＩＳＦＥＴＱｏＲが導通し
てしまうからである。
、第２図に示すようにその長さをスイッチ用ＭＩＳＦＥ
ＴＱｓｗのそれより非常に大きくしてある。ゲート電極
９と半導体基板１の間の寄生容量を増大させるためであ
る。なお、ゲート電極９Φパターンは、双方のゲート電
極９の寄生容量が同様であれば特に限定する必要はない
。駆動用ＭＩＳＦＥＴＱＤＲのゲート電極９の長さは、
通常は第２図に一点鎖線で示したように、スイッチ用Ｍ
ＩＳＦＥＴＱｓｗのゲート電極６と同程度の長さに形成
する。チャネル長を同程度にするためである。好ましく
は、スイッチ用Ｍ Ｉ Ｓ ＦＥＴの方のゲート電極６
をいくらか小さくする。相互コンダクタンスを駆動用Ｍ
Ｉ ５ＦＥＴＱｏ Ｒより小さくするためである。スイ
ッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓＷの相互コンダ
クタンスが駆動用Ｍ Ｉ Ｓ ＦＥＴのそれと同じ、又
は大きいと情報の読出し時に情報が反転してしまう。非
導通状態にあるべき駆動用ＭＩＳＦＥＴＱｏＲが導通し
てしまうからである。
一方、駆動用Ｍ Ｉ Ｓ ＦＥＴＱｏ ｔｚのチャネル
長をスイッチ用ＭＩＳＦＥＴＱｓｗ、あるいは周辺回路
（図示していない）を構成するＭ Ｉ Ｓ ＦＥＴのそ
れと同程度にするため、前記ｎ＋型半導体領域７Ａを設
けである。この半導体領域７Ａを設けたことによって、
駆動用ＭＩ ５ＦＥＴＱｏ Ｒのゲ−ト電極９と半導体
領域７の上面との重りが、スイッチ用ＭＩＳＦＥＴＱｓ
ｗのそれより大きくなっている。また、ゲート電極９の
下部に半導体領域７Ａを設けたことによって、ゲート電
極９の寄生容量が半導体領域７Ａを設けない場合より大
きくなる。ゲート電極９の下にｎ＋型半導体領域７Ａが
設けられていないと、容量の一方の電極となる反転層を
半導体基板ｌの表面に形成しなければならない。この反
転層の形成は、ゲート電極９にしきい値電圧以上の電圧
を印加した場合になされる。このことから、寄生容量を
充電するための実効的な電圧は、電圧Ｖｃｃからしきい
値電圧を引いた値となる。ところが、ｎ＋型半導体領域
７Ａを設けることによって、ゲート電極９に印加された
電圧そのものが、寄生容量を充電するための電圧となる
。したがって、ゲート電極９の寄生容量が増大する。な
お、情報を蓄積する駆動用ＭＩＳＦＥＴＱＯＲの寄生容
量は、前記ゲート電極９の寄生容量と、ドレイン領域と
なる半導体領域７の寄生容量との和である。第４図に示
すように、一方の駆動用ＭＩ ５ＦＥＴＱｏ Ｒのゲー
ト電極９が他方の駆動用ＭＩＳＦＥＴＱｏＲのドレイン
領域に接続してあるからである。したがって、前記のよ
うに、ゲート電極９及び半導体領域７の寄生容量を伴に
増大させたことによって、駆動用ＭＩＳＦ Ｅ Ｔ Ｑ
ｏ Ｒの情報の保持特性が著しく向上する。
長をスイッチ用ＭＩＳＦＥＴＱｓｗ、あるいは周辺回路
（図示していない）を構成するＭ Ｉ Ｓ ＦＥＴのそ
れと同程度にするため、前記ｎ＋型半導体領域７Ａを設
けである。この半導体領域７Ａを設けたことによって、
駆動用ＭＩ ５ＦＥＴＱｏ Ｒのゲ−ト電極９と半導体
領域７の上面との重りが、スイッチ用ＭＩＳＦＥＴＱｓ
ｗのそれより大きくなっている。また、ゲート電極９の
下部に半導体領域７Ａを設けたことによって、ゲート電
極９の寄生容量が半導体領域７Ａを設けない場合より大
きくなる。ゲート電極９の下にｎ＋型半導体領域７Ａが
設けられていないと、容量の一方の電極となる反転層を
半導体基板ｌの表面に形成しなければならない。この反
転層の形成は、ゲート電極９にしきい値電圧以上の電圧
を印加した場合になされる。このことから、寄生容量を
充電するための実効的な電圧は、電圧Ｖｃｃからしきい
値電圧を引いた値となる。ところが、ｎ＋型半導体領域
７Ａを設けることによって、ゲート電極９に印加された
電圧そのものが、寄生容量を充電するための電圧となる
。したがって、ゲート電極９の寄生容量が増大する。な
お、情報を蓄積する駆動用ＭＩＳＦＥＴＱＯＲの寄生容
量は、前記ゲート電極９の寄生容量と、ドレイン領域と
なる半導体領域７の寄生容量との和である。第４図に示
すように、一方の駆動用ＭＩ ５ＦＥＴＱｏ Ｒのゲー
ト電極９が他方の駆動用ＭＩＳＦＥＴＱｏＲのドレイン
領域に接続してあるからである。したがって、前記のよ
うに、ゲート電極９及び半導体領域７の寄生容量を伴に
増大させたことによって、駆動用ＭＩＳＦ Ｅ Ｔ Ｑ
ｏ Ｒの情報の保持特性が著しく向上する。
なお、スイッチ用ＭＩＳＦＥＴＱｓｗのゲート電極６は
、書込み及び読み出しの高速化のため、寄生容量をでき
るだけ小さくする。このため１本実施例では、スイッチ
用ＭＩ ５ＦＥＴ６のゲート電極６を駆動用Ｍ Ｉ Ｓ
ＦＥＴＱｏ ＊のゲート電極９のように大きくしてい
ない。また、ゲート電極６．９のそれぞれはリン（Ｐ）
、ヒ素（Ａｓ）等のｎ型不純物を含有させた多結晶シリ
コン層を用いて形成してあるが、これに限定さ九るもの
ではない。例えば、モリブデン（Ｍｏ）、チタン（ＴＢ
、タングステン（Ｗ）等の高融点金属層を用いて形成し
てもよい。またそれら高融点金属のシリサイド層で形成
してもよく、さらに多結晶シリコン層の上に前記高融点
金属層あるいはシリサイド層を設けて構成してもよい。
、書込み及び読み出しの高速化のため、寄生容量をでき
るだけ小さくする。このため１本実施例では、スイッチ
用ＭＩ ５ＦＥＴ６のゲート電極６を駆動用Ｍ Ｉ Ｓ
ＦＥＴＱｏ ＊のゲート電極９のように大きくしてい
ない。また、ゲート電極６．９のそれぞれはリン（Ｐ）
、ヒ素（Ａｓ）等のｎ型不純物を含有させた多結晶シリ
コン層を用いて形成してあるが、これに限定さ九るもの
ではない。例えば、モリブデン（Ｍｏ）、チタン（ＴＢ
、タングステン（Ｗ）等の高融点金属層を用いて形成し
てもよい。またそれら高融点金属のシリサイド層で形成
してもよく、さらに多結晶シリコン層の上に前記高融点
金属層あるいはシリサイド層を設けて構成してもよい。
前記半導体領７の下部に設けたＰ＋型半導体領域１０は
、半導体領域７と半導体基板１の間の寄生容量をさらに
増大するために設けたものである。
、半導体領域７と半導体基板１の間の寄生容量をさらに
増大するために設けたものである。
なお、第１図、第２図には半導体領域１０を図示してい
ないが、半４体領域７と同様のパターンで設けである。
ないが、半４体領域７と同様のパターンで設けである。
半導体領域７と半導体基板１との間の寄生容量は、それ
らの間の空乏層を誘電体として構成される。ところが、
半導体基板１の不純物濃度が半導体領域７より非常に小
さいので、それらの間に形成される空乏層は厚くなる。
らの間の空乏層を誘電体として構成される。ところが、
半導体基板１の不純物濃度が半導体領域７より非常に小
さいので、それらの間に形成される空乏層は厚くなる。
しかし、Ｐ＋型半導体領域１０を設けたことによっ、て
、前記空乏層の厚が薄くなるので、半導体領域７の寄生
容量がさらに増大するものである。なお、半導体領域ｌ
Ｏは、不純物濃度のピーク値が半導体領域７との界面近
傍にくるように形成してある。ｎ“型半導体領域７とＰ
＋型半導体領域１０の間の空乏層をできるだけ薄くする
ためである。一方。
、前記空乏層の厚が薄くなるので、半導体領域７の寄生
容量がさらに増大するものである。なお、半導体領域ｌ
Ｏは、不純物濃度のピーク値が半導体領域７との界面近
傍にくるように形成してある。ｎ“型半導体領域７とＰ
＋型半導体領域１０の間の空乏層をできるだけ薄くする
ためである。一方。
第１図又は第２図から理解できるように、駆動用ＭＩ
５ＦＥＴＱｏ Ｒの半導体領域７は、スイッチ用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ｗの半導体領域４等より大
きい。このため、半導体基板１中に飛込んだアルファ線
等によって発生する不要な少数キャリアの影響を受は易
すい。前記半導体領域１０は、半導体基板ｌ中の不要な
少数キャリアが半導体領域７中に入込むのを防止する機
能も有している。しかし。
５ＦＥＴＱｏ Ｒの半導体領域７は、スイッチ用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ｗの半導体領域４等より大
きい。このため、半導体基板１中に飛込んだアルファ線
等によって発生する不要な少数キャリアの影響を受は易
すい。前記半導体領域１０は、半導体基板ｌ中の不要な
少数キャリアが半導体領域７中に入込むのを防止する機
能も有している。しかし。
スイッチ用ＭＩＳＦＥＴＱｓｗは、前記のように半導体
領域４が小さいことから不要な少数キャリアの影響を受
けにくい。このため、本実施例では。
領域４が小さいことから不要な少数キャリアの影響を受
けにくい。このため、本実施例では。
スイッチ用ＭＩＳＦＥＴＱｓｗの下部には、前記Ｐ゛型
゛ト導体領域ｌＯを設けていない。このことは、スイッ
チ用Ｍ ｒ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ｗの寄生容量を
増大させないためにも有効である。なお、前記ｐ１型型
半体領域１０は、必ずしも設ける必要はない。Ｐ＋型半
導体領域ｌＯを設けないことによって、ドレイン領域と
なる半導体領域７と半導体基板ｌの間の接合耐圧が向上
する。また、ドレイン領域となる半導体領域７の下部に
のみＰ＋型半導体領域１０を設け、ソース領域及びグラ
ンド層となる半導体領域７の下部にＰ＋型半導体領域１
０を設けないようにしてもよい′。ソース、ドレイン領
域の寄生容量うち、情報を保持する上で有効なのは、ド
レイン領域の寄生容量だからである。一方、情報の書き
換え時には、それまで保持されていた情報となる電荷を
放出しなければならない。
゛ト導体領域ｌＯを設けていない。このことは、スイッ
チ用Ｍ ｒ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ｗの寄生容量を
増大させないためにも有効である。なお、前記ｐ１型型
半体領域１０は、必ずしも設ける必要はない。Ｐ＋型半
導体領域ｌＯを設けないことによって、ドレイン領域と
なる半導体領域７と半導体基板ｌの間の接合耐圧が向上
する。また、ドレイン領域となる半導体領域７の下部に
のみＰ＋型半導体領域１０を設け、ソース領域及びグラ
ンド層となる半導体領域７の下部にＰ＋型半導体領域１
０を設けないようにしてもよい′。ソース、ドレイン領
域の寄生容量うち、情報を保持する上で有効なのは、ド
レイン領域の寄生容量だからである。一方、情報の書き
換え時には、それまで保持されていた情報となる電荷を
放出しなければならない。
ところが、グランド層の寄生容量が大きいと、電荷の放
出時間が増大し、したがって、情報の書込み速度が低下
する。しかし、グランド層となる半導体領域７の下部に
ｐ＋型半導体領域１０を設けないようにすることによっ
て、電荷の放出に要する時間が低減するので、書込み速
度を向上することができる。
出時間が増大し、したがって、情報の書込み速度が低下
する。しかし、グランド層となる半導体領域７の下部に
ｐ＋型半導体領域１０を設けないようにすることによっ
て、電荷の放出に要する時間が低減するので、書込み速
度を向上することができる。
１１はリン、ヒ素等の不純物を含有させていない多結晶
シリコン層からなる抵抗素子であり、第４図に示した負
荷抵抗Ｒである。この抵抗素子１１の両端には、同様に
多結晶シリコン層からなる導電層１２が一体に形成して
ある。この導電層１２の一方は抵抗素子１１をＶｃｃレ
ベルの電源端子に接続するためのものであり、他方の導
電層１２は接続孔１３を通して抵抗素子１１と所定の半
導体領域４，７を接続するためのものである。この導電
層１２は、リン、ヒ素等のｎ型不純物を含有させること
によって抵抗値を充分に低減したものとなっている。導
電層１２は、前記抵抗素子１１と同一の幅で形成するこ
ともできるが、本実施例では第１図に示すように、駆動
用ＭＩＳＦＥＴＱｏ、ｔのゲート電極９と同程度の幅に
大きく形成してある。ゲート電極９の寄生容量をさらに
増大するためである。１４は酸化シリコン膜等からなる
絶縁膜であり、ワード線ＷＬ及びゲート電Ｆｉ９を覆っ
て設けである。この絶縁膜１４の上には、リンシリケー
トガラス（ＰＳＧ）等からなる絶縁膜１５が前記導電層
１２及び抵抗素子１１を覆って設けである。１６はアル
ミニュウムからなる導電層であり、１６Ａ、１６Ｂはデ
ータ線Ｄ Ｌ ｒ、Ｄ Ｌ ２として用いられ、１６Ｃ
はグランドＭ（半導体領域７）をＶｓｓレベルの電源端
子に接続するために用いられる。導電層１６Ａ、１６Ｂ
は接続孔１７を通して半導体領域４に接続してあり、導
電層１７Ｃは接続孔１８を通してグランド層（半導体領
域７）に接続してある。なお、絶縁膜１５の上にさらに
最上層保護膜を設けもよい。
シリコン層からなる抵抗素子であり、第４図に示した負
荷抵抗Ｒである。この抵抗素子１１の両端には、同様に
多結晶シリコン層からなる導電層１２が一体に形成して
ある。この導電層１２の一方は抵抗素子１１をＶｃｃレ
ベルの電源端子に接続するためのものであり、他方の導
電層１２は接続孔１３を通して抵抗素子１１と所定の半
導体領域４，７を接続するためのものである。この導電
層１２は、リン、ヒ素等のｎ型不純物を含有させること
によって抵抗値を充分に低減したものとなっている。導
電層１２は、前記抵抗素子１１と同一の幅で形成するこ
ともできるが、本実施例では第１図に示すように、駆動
用ＭＩＳＦＥＴＱｏ、ｔのゲート電極９と同程度の幅に
大きく形成してある。ゲート電極９の寄生容量をさらに
増大するためである。１４は酸化シリコン膜等からなる
絶縁膜であり、ワード線ＷＬ及びゲート電Ｆｉ９を覆っ
て設けである。この絶縁膜１４の上には、リンシリケー
トガラス（ＰＳＧ）等からなる絶縁膜１５が前記導電層
１２及び抵抗素子１１を覆って設けである。１６はアル
ミニュウムからなる導電層であり、１６Ａ、１６Ｂはデ
ータ線Ｄ Ｌ ｒ、Ｄ Ｌ ２として用いられ、１６Ｃ
はグランドＭ（半導体領域７）をＶｓｓレベルの電源端
子に接続するために用いられる。導電層１６Ａ、１６Ｂ
は接続孔１７を通して半導体領域４に接続してあり、導
電層１７Ｃは接続孔１８を通してグランド層（半導体領
域７）に接続してある。なお、絶縁膜１５の上にさらに
最上層保護膜を設けもよい。
次に、本実施例のＳＲＡＭの製造方法を説明する。
まず、第５図及び第６図を用いて、前記駆動用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ＯＲの半導体領域７、スイッチ用
ＭＩＳＦＥＱｓｗの半導体領域４の形成方法を説明する
。第５図は製造工程におけるメモリセルの平面図であり
、第６図は第５図のＶｌ−Ｖｌ切断線における断面図で
ある。図示したように１周知の技術によって、フィール
ド絶縁膜２及びチャネルストッパ領域３を形成する。次
に、フィールド絶縁膜２から露出している半導体基板１
の表面を酸化することによって、スイッチ用ＭＩＳＦＥ
ＴＱｓＷのゲート絶縁膜５及び駆動用Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ 。
Ｓ Ｆ Ｅ Ｔ Ｑ ＯＲの半導体領域７、スイッチ用
ＭＩＳＦＥＱｓｗの半導体領域４の形成方法を説明する
。第５図は製造工程におけるメモリセルの平面図であり
、第６図は第５図のＶｌ−Ｖｌ切断線における断面図で
ある。図示したように１周知の技術によって、フィール
ド絶縁膜２及びチャネルストッパ領域３を形成する。次
に、フィールド絶縁膜２から露出している半導体基板１
の表面を酸化することによって、スイッチ用ＭＩＳＦＥ
ＴＱｓＷのゲート絶縁膜５及び駆動用Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ 。
２のゲート絶縁膜８を形成する。次に、駆動用ＭＩＳＦ
ＥＴＱｏＲの特にｎ＋型半導体領域７Ａを形成するイオ
ン打込み用のレジストマスク１９を形成する。なお、駆
動用ＭＩ ５ＦＥＴＱｏ Ｒのゲート電極９が設けられ
る領域における前記レジストマスク１９の幅は、半導体
領域７Ａの間の距離。
ＥＴＱｏＲの特にｎ＋型半導体領域７Ａを形成するイオ
ン打込み用のレジストマスク１９を形成する。なお、駆
動用ＭＩ ５ＦＥＴＱｏ Ｒのゲート電極９が設けられ
る領域における前記レジストマスク１９の幅は、半導体
領域７Ａの間の距離。
すなわち駆動用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱｏ Ｒのチャ
ネル長が所定の値となるようにする。
ネル長が所定の値となるようにする。
次に、リン、ヒ素等のｎ型不純物２０をイオン打込みに
よって半導体基板１の表面に導入する。
よって半導体基板１の表面に導入する。
なお、このｎ型不純物２０は、フィールド絶縁膜２及び
チャネルストッパ領域３を形成する以前に導入してもよ
い。この場合には拡散係数の小さなヒ素を用いるのが好
ましい。フィールド絶縁膜２を形成する際の熱酸化工程
中におけるｎ型不純物の拡散をできるだけ抑制するため
である。
チャネルストッパ領域３を形成する以前に導入してもよ
い。この場合には拡散係数の小さなヒ素を用いるのが好
ましい。フィールド絶縁膜２を形成する際の熱酸化工程
中におけるｎ型不純物の拡散をできるだけ抑制するため
である。
前記ｎ型不純物２０を導入した後に、−“型半導体領域
ｌＯを形成するためにボロン（Ｂ）等のｎ型不純物（図
示していない）をイオン打込みによって導入する。イオ
ン打込み用のマスクは、前記ｎ型不純物を導入する際に
用いたレジストマスク１９を用いることができる。しか
し、レジストマスク１９を用いずにイオン打込みを行っ
てもよい。マスクを用いなければｎ型不純物がスイッチ
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ｗの下部にも導入
されるので。
ｌＯを形成するためにボロン（Ｂ）等のｎ型不純物（図
示していない）をイオン打込みによって導入する。イオ
ン打込み用のマスクは、前記ｎ型不純物を導入する際に
用いたレジストマスク１９を用いることができる。しか
し、レジストマスク１９を用いずにイオン打込みを行っ
てもよい。マスクを用いなければｎ型不純物がスイッチ
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ｗの下部にも導入
されるので。
Ｐ＋型半導体領域１０が駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ。
Ｑ。
６の下部ばかりでなく、スイッチ用ＭＩＳＦＥＴＱ ｓ
ｗの下部にも設けられることになる。また、前述した
ように、グランド層となるｎ＋型半導体領域７の下部に
Ｐ゛型半導体領域１０を設けないようにするには、前記
レジストマスク１９とは別に新にレジストマスクを形成
する。このように、Ｐ＋型半導体領域１０を形成するた
めのイオン打込みを、ｎ“型半導体領域７を形成するた
めのイオン打込みの後に行なうのは、Ｐ＋型半導体領域
１０の拡散をできるだけ抑制するためである。
ｗの下部にも設けられることになる。また、前述した
ように、グランド層となるｎ＋型半導体領域７の下部に
Ｐ゛型半導体領域１０を設けないようにするには、前記
レジストマスク１９とは別に新にレジストマスクを形成
する。このように、Ｐ＋型半導体領域１０を形成するた
めのイオン打込みを、ｎ“型半導体領域７を形成するた
めのイオン打込みの後に行なうのは、Ｐ＋型半導体領域
１０の拡散をできるだけ抑制するためである。
このイオン打込みの後に、レジストマスク１９を除去す
る。
る。
次に、第７図を用い、スイッチ用ＭＩＳＦＥＴＱ ｓ
ｗのゲート電極６及び駆動用ＭＩＳＦＥＴＱＯＲのゲー
ト電極９の形成方法を説明する。第７図は前記第６図と
同様の部分における製造工程中のメモリセルの断面図で
ある。
ｗのゲート電極６及び駆動用ＭＩＳＦＥＴＱＯＲのゲー
ト電極９の形成方法を説明する。第７図は前記第６図と
同様の部分における製造工程中のメモリセルの断面図で
ある。
ゲート電極６，９を形成するために、ＣＶＤ等によって
多結晶シリコン層をゲート絶縁膜５．８等の全面に形成
する。この多結晶シリコン層には低抗値を低減するため
に熱拡散等によってリン、ヒ素等のｎ型不純物を導入さ
せる。次に、前記多結晶シリコン層を選択的に除去して
ゲート電極６．９のそれぞれを形成する。次に、スイッ
チ用ＭＩＳ Ｆ Ｅ Ｔ Ｑ ｓ ｗの半導体領域４等
を形成するために、ｒｌ型不純物をイオン打込みによっ
て半導体基板１の表面に導入する。イオン打込みのマス
クは。
多結晶シリコン層をゲート絶縁膜５．８等の全面に形成
する。この多結晶シリコン層には低抗値を低減するため
に熱拡散等によってリン、ヒ素等のｎ型不純物を導入さ
せる。次に、前記多結晶シリコン層を選択的に除去して
ゲート電極６．９のそれぞれを形成する。次に、スイッ
チ用ＭＩＳ Ｆ Ｅ Ｔ Ｑ ｓ ｗの半導体領域４等
を形成するために、ｒｌ型不純物をイオン打込みによっ
て半導体基板１の表面に導入する。イオン打込みのマス
クは。
グー１−電極６，９を用いる。このイオン打込みによっ
て、第５図に示したレジストマスク１９から露出する部
分には、再度ｎ型不純物が導入されることになる。した
がって、ｎ＋“型半導体領域７Ｂが形成される。なお、
駆動用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱ。
て、第５図に示したレジストマスク１９から露出する部
分には、再度ｎ型不純物が導入されることになる。した
がって、ｎ＋“型半導体領域７Ｂが形成される。なお、
駆動用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱ。
９のゲート電極９を、スイッチ用ＭＩＳＦＥＴＱｓｗの
ゲート電ｔ＠６及び半導体領域４を形成した後に形成す
ることによって、ｎ型不純物を導入するためのイオン打
込み工程を一度にすることができる。イオン打込みの際
には、駆動用ＭＩＳＦＥＴＱＯ％ｌのチャネル領域上の
ゲート絶縁膜８の上部にレジストマスクを形成すればよ
い。このレジストマスクは、ゲート電極６すなわち、ワ
ード線ＷＬを形成した後に形成する。
ゲート電ｔ＠６及び半導体領域４を形成した後に形成す
ることによって、ｎ型不純物を導入するためのイオン打
込み工程を一度にすることができる。イオン打込みの際
には、駆動用ＭＩＳＦＥＴＱＯ％ｌのチャネル領域上の
ゲート絶縁膜８の上部にレジストマスクを形成すればよ
い。このレジストマスクは、ゲート電極６すなわち、ワ
ード線ＷＬを形成した後に形成する。
また、スイッチ用ＭＩＳＦＥＴＱｓｗのゲート？ｌ！極
６及び駆動用Ｍ ｒ ５ＦＥＴＱｏ Ｒのゲート電極９
を同一工程で形成し、しかもいずれのＭＩＳＦＥＴの半
導体領域４，７もセルファラインで形成することができ
る。次のようにすればよい。まず、ゲート電極６と９を
形成する。次に、拡散係数の小さなｎ型不純物、すなわ
ちヒ素をイオン打込みによって導入する。次に、スイッ
チ用ＭＩＳＦ Ｅ Ｔ Ｑ ｓ ｗが設けられる領域を
レジストマスクによって覆う。次に、駆動用ＭＩＳＦＥ
ＴＱｏＲが設けられる領域に拡散係数の大きなｎ型不純
物、すなわちリンをイオン打込みによって導入する。
６及び駆動用Ｍ ｒ ５ＦＥＴＱｏ Ｒのゲート電極９
を同一工程で形成し、しかもいずれのＭＩＳＦＥＴの半
導体領域４，７もセルファラインで形成することができ
る。次のようにすればよい。まず、ゲート電極６と９を
形成する。次に、拡散係数の小さなｎ型不純物、すなわ
ちヒ素をイオン打込みによって導入する。次に、スイッ
チ用ＭＩＳＦ Ｅ Ｔ Ｑ ｓ ｗが設けられる領域を
レジストマスクによって覆う。次に、駆動用ＭＩＳＦＥ
ＴＱｏＲが設けられる領域に拡散係数の大きなｎ型不純
物、すなわちリンをイオン打込みによって導入する。
そして、半導体基板１をアニールして半導体領域４及び
７を形成する。すなわち、リンとヒ素との拡散係数の差
を利用して、駆動用Ｍ Ｉ Ｓ ＦＥＴＱＯＲのゲート
電極９と半導体領域７の重りを大きくするものである。
７を形成する。すなわち、リンとヒ素との拡散係数の差
を利用して、駆動用Ｍ Ｉ Ｓ ＦＥＴＱＯＲのゲート
電極９と半導体領域７の重りを大きくするものである。
したがって、ゲート電極９の幅は、不純物の横方向への
延びの差だけスイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｓ ｗのゲート電極６より大きくすることができる。こ
のような方法では、ゲート電極９を第２図に示したよう
に、著しく大きくすることは困難である。しかし、ｎ＋
“型半導体領域７Ｂによって寄生容量の増加を図ること
ができる。
延びの差だけスイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｓ ｗのゲート電極６より大きくすることができる。こ
のような方法では、ゲート電極９を第２図に示したよう
に、著しく大きくすることは困難である。しかし、ｎ＋
“型半導体領域７Ｂによって寄生容量の増加を図ること
ができる。
半導体領域４．７のそれぞれを形成した後に、絶縁膜１
４、接続孔１３、導電層１２．抵抗素子１１、絶縁膜１
５、接続孔１７．１８、導電層１６を周知の技術によっ
て順次形成する。
４、接続孔１３、導電層１２．抵抗素子１１、絶縁膜１
５、接続孔１７．１８、導電層１６を周知の技術によっ
て順次形成する。
［効果コ
本願によって開示された新規な技術によ九ば、次の効果
を得ることができる。
を得ることができる。
（１）、フリップフロップ回路を構成する駆動用Ｍ Ｉ
Ｓ ＦＥＴのゲート電極をスイッチ用ＭＩＳＦＥＴの
グー１〜ｆｆｉ極等より大きくしたことによって、その
ゲート電極と半導体領域の上面との重なりが増大するの
で、情報を保持するための寄生容量を増大することがで
きる。
Ｓ ＦＥＴのゲート電極をスイッチ用ＭＩＳＦＥＴの
グー１〜ｆｆｉ極等より大きくしたことによって、その
ゲート電極と半導体領域の上面との重なりが増大するの
で、情報を保持するための寄生容量を増大することがで
きる。
（２）、前記（１）により、情報の保持特性を向上する
ことができる。
ことができる。
以上、本発明を実施例にもとずき具体的に説明したが、
本発明は前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。
本発明は前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。
例えば、前記実施例ではｐ型半導体基板にＳＲＡＭを構
成したが、ｎ型半導体基板に構成してもよい。また、フ
リップフロップ回路は相補型ＭＩＳ ＦＥＴによって構
成してもよい。相補型ＭＩＳＦＥＴからなるフリップフ
ロップ回路では、ｐチャネル型ＭＩＳＦＥＴの半導体領
域の寄生容量が０チャネル型ＭＩＳＦＥＴの半導体領域
の寄生容量に付加されるので、さらに情報の保持特性を
向上することができる。また、負荷抵抗にディプレッシ
ョン型ＭＩＳＦＥＴを用いてもよい。この場合にもディ
ブレジョン型ＭＩＳＦＥＴの半導体領域の寄生容量が付
加される。
成したが、ｎ型半導体基板に構成してもよい。また、フ
リップフロップ回路は相補型ＭＩＳ ＦＥＴによって構
成してもよい。相補型ＭＩＳＦＥＴからなるフリップフ
ロップ回路では、ｐチャネル型ＭＩＳＦＥＴの半導体領
域の寄生容量が０チャネル型ＭＩＳＦＥＴの半導体領域
の寄生容量に付加されるので、さらに情報の保持特性を
向上することができる。また、負荷抵抗にディプレッシ
ョン型ＭＩＳＦＥＴを用いてもよい。この場合にもディ
ブレジョン型ＭＩＳＦＥＴの半導体領域の寄生容量が付
加される。
【図面の簡単な説明】
第１図は、本発明の一実施例のＳＲＡＭのメモリセルの
平面図、 第２図は、メモリセルの第２層目の導電層と第３層目の
導電層とを取除いて示した平面図。 第３図は、第１図の■−■切断線における断面図、 第４図は、メモリセルの等価回路図である。 第５図は、製造工程におけるメモリセルの平面図。 第６図は、第５図のＶｌ−Ｖｌ切断線における断面図、 第７図は、１２造工程におけるメモリセルの断面図であ
る。 １・・・半導体基板、２・・・フィールド絶ｌｓ１膜、
３・・・チャネルストッパ領域、４．７Ａ、７Ｂ、１０
・・・半導体領域、５，８．１４．１５・・・絶縁膜、
６．９．１２．１６．１６Ａ、１６Ｂ、１６Ｃ・・・導
電層。 １１・・抵抗素子、１３．１７．１８・・・接続孔、１
９・・レジストマスク、２０・・・不純物、Ｑｓｗ、Ｑ
、 Ｒ−ＭＩ ５ＦＥＴ、Ｒ−・・抵抗素子、ＤＬ＋、
ＤＬ２・・・データ線。 第 １ 図 第 ２ 図
平面図、 第２図は、メモリセルの第２層目の導電層と第３層目の
導電層とを取除いて示した平面図。 第３図は、第１図の■−■切断線における断面図、 第４図は、メモリセルの等価回路図である。 第５図は、製造工程におけるメモリセルの平面図。 第６図は、第５図のＶｌ−Ｖｌ切断線における断面図、 第７図は、１２造工程におけるメモリセルの断面図であ
る。 １・・・半導体基板、２・・・フィールド絶ｌｓ１膜、
３・・・チャネルストッパ領域、４．７Ａ、７Ｂ、１０
・・・半導体領域、５，８．１４．１５・・・絶縁膜、
６．９．１２．１６．１６Ａ、１６Ｂ、１６Ｃ・・・導
電層。 １１・・抵抗素子、１３．１７．１８・・・接続孔、１
９・・レジストマスク、２０・・・不純物、Ｑｓｗ、Ｑ
、 Ｒ−ＭＩ ５ＦＥＴ、Ｒ−・・抵抗素子、ＤＬ＋、
ＤＬ２・・・データ線。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴを有するフリップフロップ回路と、該
フリップフロップ回路の入出力端子に設けたスイッチ用
ＭＩＳＦＥＴとでメモリセルを構成した半導体記憶装置
であって、前記フリップフロップ回路のＭＩＳＦＥＴの
ゲート電極の下面とソース、ドレイン領域の上面との重
り部分を、前記スイッチ用ＭＩＳＦＥＴのゲート電極の
下面とソース、ドレイン領域の上面との重り部分より大
きくしたことを特徴とする半導体記憶装置。 ２、前記フリップフロップ回路は、ｎチャネル型ＭＩＳ
ＦＥＴとこれに接続された負荷抵抗とで構成してある特
許請求の範囲第１項に記載の半導体記憶装置。 ３、前記フリップフロップ回路は、相補型ＭＩＳＦＥＴ
によって構成してある特許請求の範囲第１項に記載の半
導体記憶装置。 ４、前記フリップフロップ回路は、ｎチャネル型ＭＩＳ
ＦＥＴとこれに接続されたディプレッション型ＭＩＳＦ
ＥＴとで構成してある特許請求の範囲第１項に記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161955A JPS6224663A (ja) | 1985-07-24 | 1985-07-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161955A JPS6224663A (ja) | 1985-07-24 | 1985-07-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224663A true JPS6224663A (ja) | 1987-02-02 |
Family
ID=15745233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161955A Pending JPS6224663A (ja) | 1985-07-24 | 1985-07-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425558A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Semiconductor memory device and manufacture thereof |
| JPH06150853A (ja) * | 1992-11-09 | 1994-05-31 | Nec Corp | 受像管と受像管の反射及び帯電防止処理方法 |
-
1985
- 1985-07-24 JP JP60161955A patent/JPS6224663A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425558A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Semiconductor memory device and manufacture thereof |
| JPH06150853A (ja) * | 1992-11-09 | 1994-05-31 | Nec Corp | 受像管と受像管の反射及び帯電防止処理方法 |
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